JPS6224712A - Ｅｃｌ型論理回路 - Google Patents
Ｅｃｌ型論理回路Info
- Publication number
- JPS6224712A JPS6224712A JP16483885A JP16483885A JPS6224712A JP S6224712 A JPS6224712 A JP S6224712A JP 16483885 A JP16483885 A JP 16483885A JP 16483885 A JP16483885 A JP 16483885A JP S6224712 A JPS6224712 A JP S6224712A
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- Japan
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- output
- transistor
- trs
- turned
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥＣＬ （エミッタ結合ロジック）型の論理回
路に関し、配線負荷に対する遅れを改善してスイッチン
グ速度を高めようとするものである。
路に関し、配線負荷に対する遅れを改善してスイッチン
グ速度を高めようとするものである。
ＥＣＬ回路の基本的なものは、第３図のようにカレント
スイッチ’ｒ＋、Ｔｔとそのコレクタ抵抗ＲＩＩＲ４、
並びに電流源を構成するトランジスタＴ５と抵抗Ｒ６に
加え、出力Ｘ、Ｘを取出すエミッタホロワ接続のトラン
ジスタ’ｒ１０．７９で構成される。Ｖｒｅｆは基準電
圧で、入力ＩＮの振幅の中間値に設定される。Ｖ、は定
電圧であり、また非反転出力Ｘは入力ＩＮと同相、反転
出力Ｘは入力ＩＮと逆相の関係にある。ＲＴは終端抵抗
であり、通常ＥＣＬは終端抵抗を付けて使用する。
スイッチ’ｒ＋、Ｔｔとそのコレクタ抵抗ＲＩＩＲ４、
並びに電流源を構成するトランジスタＴ５と抵抗Ｒ６に
加え、出力Ｘ、Ｘを取出すエミッタホロワ接続のトラン
ジスタ’ｒ１０．７９で構成される。Ｖｒｅｆは基準電
圧で、入力ＩＮの振幅の中間値に設定される。Ｖ、は定
電圧であり、また非反転出力Ｘは入力ＩＮと同相、反転
出力Ｘは入力ＩＮと逆相の関係にある。ＲＴは終端抵抗
であり、通常ＥＣＬは終端抵抗を付けて使用する。
この回路の外部負荷として配線ｌを考えるに、配線には
浮遊容量があるので出力Ｘ（またはＸ）のスイッチ速度
は該浮遊容量Ｃにより遅くなる。
浮遊容量があるので出力Ｘ（またはＸ）のスイッチ速度
は該浮遊容量Ｃにより遅くなる。
例えば、出力ＸをＬ（ロー）からＨ（ハイ）にするとき
容量ＣがＬレベルからＨレベルへ充電されるが、トラン
ジスタＴ！ｏのドライブ能力が小さいと容量Ｃを高速に
充電することができない。また、出力ＸをＨからＬにす
るときは、容量Ｃの放電路が終端抵抗ＲＴを経る経路だ
けであるので、該放電は急速には行なわれず、出力Ｘの
Ｈ−Ｌ変化は遅くなる。本発明はこの点を改善しようと
するものである。
容量ＣがＬレベルからＨレベルへ充電されるが、トラン
ジスタＴ！ｏのドライブ能力が小さいと容量Ｃを高速に
充電することができない。また、出力ＸをＨからＬにす
るときは、容量Ｃの放電路が終端抵抗ＲＴを経る経路だ
けであるので、該放電は急速には行なわれず、出力Ｘの
Ｈ−Ｌ変化は遅くなる。本発明はこの点を改善しようと
するものである。
本発明は、入力電圧を基準電圧と比較する第１および第
２のカレントスイッチと、該第１のカレントスイッチの
出力を取出すエミッタホロワ接続された第１のトランジ
スタと、該第１のトランジスタのエミッタ側に直列に接
続された第２のトランジスタと、該第１のカレントスイ
ッチの出力で該第２のトランジスタを制御するエミッタ
ホロワ接続された第３のトランジスタとを備えてなるこ
とを特徴とするものであるが、その構成および作用の詳
細は図示の実施例と共に説明する。
２のカレントスイッチと、該第１のカレントスイッチの
出力を取出すエミッタホロワ接続された第１のトランジ
スタと、該第１のトランジスタのエミッタ側に直列に接
続された第２のトランジスタと、該第１のカレントスイ
ッチの出力で該第２のトランジスタを制御するエミッタ
ホロワ接続された第３のトランジスタとを備えてなるこ
とを特徴とするものであるが、その構成および作用の詳
細は図示の実施例と共に説明する。
第１図および第２図は本発明の各実施例で、第３図の回
路にトランジスタＴ２．Ｔ３．Ｔ６〜Ｔｌ１Ｔ、 、
、 Ｔ、 ２ 、抵抗Ｒ２１Ｒ３１Ｒｓ ＋ Ｒ？ ｌ
Ｒ１１％および、抵抗、ダイオード又はショットキバリ
アダイオード（ＳＢＤ）等のレベルシフト用負荷Ｌｌ−
ＬＡを追加したものである。トランジスタＴ＋、Ｔａが
入力ＩＮに対する第１のカレントスイッチであるのと同
様に、トランジスタＴ ２ 。
路にトランジスタＴ２．Ｔ３．Ｔ６〜Ｔｌ１Ｔ、 、
、 Ｔ、 ２ 、抵抗Ｒ２１Ｒ３１Ｒｓ ＋ Ｒ？ ｌ
Ｒ１１％および、抵抗、ダイオード又はショットキバリ
アダイオード（ＳＢＤ）等のレベルシフト用負荷Ｌｌ−
ＬＡを追加したものである。トランジスタＴ＋、Ｔａが
入力ＩＮに対する第１のカレントスイッチであるのと同
様に、トランジスタＴ ２ 。
Ｔ３は該入力に対する第２のカレントスイッチを構成す
る。Ｒ２，Ｒ３はそのコレクタ抵抗、Ｔｔ。
る。Ｒ２，Ｒ３はそのコレクタ抵抗、Ｔｔ。
Ｔ１１は第２のカレントスイッチＴ２．Ｔ：ｌの出力を
取出すエミッタホロワ接続されたトランジスタである。
取出すエミッタホロワ接続されたトランジスタである。
トランジスタ’ｒｏ 、 Ｔ１０は第１のカレントスイ
ッチＴＩ、Ｔ４の出力取出し用であるが、これらのエミ
ッタ側にトランジスタ’ｒ、 Ｉ 、 ’ｒｔ ２を直
列に接続し、これをトランジスタＴｉ、Ｔ。
ッチＴＩ、Ｔ４の出力取出し用であるが、これらのエミ
ッタ側にトランジスタ’ｒ、 Ｉ 、 ’ｒｔ ２を直
列に接続し、これをトランジスタＴｉ、Ｔ。
の出力で制御する。負荷Ｌ１〜Ｌ４はトランジスタ’ｒ
、 ｌ 、 Ｔｌ ２に流れる電流値を設定する。
、 ｌ 、 Ｔｌ ２に流れる電流値を設定する。
第１図の例はトランジスタＴ３のコレクタ出力をトラン
ジスタＴ７で取出し、またトランジスタＴ２のコレクタ
出力をトランジスタＴ９で取出しているので、トランジ
スタＴｌ １ 、 ’ｒｉ ２はトランジスタＴＱ 、
７１０と逆相の関係で動作する。
ジスタＴ７で取出し、またトランジスタＴ２のコレクタ
出力をトランジスタＴ９で取出しているので、トランジ
スタＴｌ １ 、 ’ｒｉ ２はトランジスタＴＱ 、
７１０と逆相の関係で動作する。
つまり、’ｒ９．Ｔｌ ｌ の組とＴＩ Ｏ、Ｔｌ ２
の組はそれぞれプッシュプル型の出力段を構成する。
の組はそれぞれプッシュプル型の出力段を構成する。
従って、入力ＩＮをＨからＬへ切替えて出力ＸをＨから
Ｌへ変化させるとき、トランジスタＴ４がオフからオン
へ切替ることでトランジスタＴｌ Ｏがオンからオフへ
切替り、同時にトランジスタＴ２がオンからオフへ切替
ることでトランジスタＴ８がオフからオン、またトラン
ジスタＴ１２がオフからオンへ切替り、後者のプルダウ
ン動作で出力Ｘの立下り（第３図の容量Ｃの放電）が高
速化される。
Ｌへ変化させるとき、トランジスタＴ４がオフからオン
へ切替ることでトランジスタＴｌ Ｏがオンからオフへ
切替り、同時にトランジスタＴ２がオンからオフへ切替
ることでトランジスタＴ８がオフからオン、またトラン
ジスタＴ１２がオフからオンへ切替り、後者のプルダウ
ン動作で出力Ｘの立下り（第３図の容量Ｃの放電）が高
速化される。
入力ＩＮをＬからＨへ切替えるとトランジスタＴＩ、Ｔ
２がオン、Ｔ３．Ｔ４がオフ、トランジスタＴＩ Ｏが
オン、Ｔ ａ 、 Ｔｌ ２がオフで出力ＸはＬからＨ
ヘプルアップされ、またトランジスタＴ９オフ、Ｔｔ、
Ｔ１１がオンで出力ＸはＨからＬヘプルダウンされる。
２がオン、Ｔ３．Ｔ４がオフ、トランジスタＴＩ Ｏが
オン、Ｔ ａ 、 Ｔｌ ２がオフで出力ＸはＬからＨ
ヘプルアップされ、またトランジスタＴ９オフ、Ｔｔ、
Ｔ１１がオンで出力ＸはＨからＬヘプルダウンされる。
こうして本回路によれば出力のＨからＬＸＬからＨへの
変化が急速に行なわれる。
変化が急速に行なわれる。
第２図の例は、トランジスタＴ２のコレクタ出力を出力
Ｘ側のトランジスタＴ７で取出し、またトランジスタＴ
３のコレクタ出力を出力Ｘ側のトランジスタＴ８で取出
す点が第１図と異なるので、トランジスタＴ９ 、’ｒ
１１ の組は同一動作をし、またトランジスタＴ１０
＊ Ｔｔ ２の組はこれとは逆相の関係で同一動作する
。
Ｘ側のトランジスタＴ７で取出し、またトランジスタＴ
３のコレクタ出力を出力Ｘ側のトランジスタＴ８で取出
す点が第１図と異なるので、トランジスタＴ９ 、’ｒ
１１ の組は同一動作をし、またトランジスタＴ１０
＊ Ｔｔ ２の組はこれとは逆相の関係で同一動作する
。
以上述べたように本発明によれば、出力終端をプッシュ
プル型とし、プッシュプル回路の下側トランジスタＴ１
１ 、 Ｔｌ ２のベースに出力と逆相の電位をフィー
ドバックするようにしたので、配線容量があってもＨ−
ＬまたはＬ−＋Ｈのスイッチ速度を改良できる。なお、
Ｘ−Ｘの出力の使用目的により、この他にも２通りの組
合せが可能である。
プル型とし、プッシュプル回路の下側トランジスタＴ１
１ 、 Ｔｌ ２のベースに出力と逆相の電位をフィー
ドバックするようにしたので、配線容量があってもＨ−
ＬまたはＬ−＋Ｈのスイッチ速度を改良できる。なお、
Ｘ−Ｘの出力の使用目的により、この他にも２通りの組
合せが可能である。
第１図および第２図は本発明の各実施例を示す回路図、
第３図は従来のＥＣＬ回路の一例を示す回路図である。 図中、Ｔｌ１Ｔ４は第１のカレントスイッチ、Ｔ２．Ｔ
３は第２のカレントスイッチ、Ｔ９゜７Ｉ Ｏは第１の
トランジスタ、ＴＩ Ｉ 、 ’ｒ１２は第２のトラン
ジスタ、Ｔｔ、Ｔａは第３のトランリスタである。
第３図は従来のＥＣＬ回路の一例を示す回路図である。 図中、Ｔｌ１Ｔ４は第１のカレントスイッチ、Ｔ２．Ｔ
３は第２のカレントスイッチ、Ｔ９゜７Ｉ Ｏは第１の
トランジスタ、ＴＩ Ｉ 、 ’ｒ１２は第２のトラン
ジスタ、Ｔｔ、Ｔａは第３のトランリスタである。
Claims (1)
- 入力電圧を基準電圧と比較する第１および第２のカレン
トスイッチと、該第１のカレントスイッチの出力を取出
すエミッタホロワ接続された第１のトランジスタと、該
第１のトランジスタのエミッタ側に直列に接続された第
２のトランジスタと、該第１のカレントスイッチの出力
で該第２のトランジスタを制御するエミッタホロワ接続
された第３のトランジスタとを備えてなることを特徴と
するＥＣＬ型論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16483885A JPS6224712A (ja) | 1985-07-25 | 1985-07-25 | Ｅｃｌ型論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16483885A JPS6224712A (ja) | 1985-07-25 | 1985-07-25 | Ｅｃｌ型論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6224712A true JPS6224712A (ja) | 1987-02-02 |
Family
ID=15800882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16483885A Pending JPS6224712A (ja) | 1985-07-25 | 1985-07-25 | Ｅｃｌ型論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6224712A (ja) |
-
1985
- 1985-07-25 JP JP16483885A patent/JPS6224712A/ja active Pending
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