JPS62247621A - トランジスタ回路 - Google Patents
トランジスタ回路Info
- Publication number
- JPS62247621A JPS62247621A JP61283553A JP28355386A JPS62247621A JP S62247621 A JPS62247621 A JP S62247621A JP 61283553 A JP61283553 A JP 61283553A JP 28355386 A JP28355386 A JP 28355386A JP S62247621 A JPS62247621 A JP S62247621A
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- decoder
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- 230000005669 field effect Effects 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 241000981595 Zoysia japonica Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はトランジスタ回路て関するもので、とくに絶縁
ゲート型電界効果トランジスタ（以下ＩＧＦＥＴと称す
）を用いたメモリ回路などのデコーダ回路に関するもの
である。
ゲート型電界効果トランジスタ（以下ＩＧＦＥＴと称す
）を用いたメモリ回路などのデコーダ回路に関するもの
である。
ＩＧＦＥＴを用いたメモリ回路としては各種のものがあ
り、デコーダ回路としても各種のものが用いられている
が、その基本的な型の１つとしては、デコーダの論理回
路部分と、デコードされた信号をインピーダンス増巾す
るバッファ部分とからなる第１図に示す回路が代表的で
ある。その動作波形を第２図に示す。これ等図面を用い
て、デコーダ回路を説明するに、図において、トランジ
スタＱｌ、Ｑ２．Ｑ３．Ｑ４はデコーダの論理回路部分
を構成するものであり、トランジスタＱ２．Ｑ３．Ｑ４
のゲート信号ＡＩ、ＡＩ＋１ 、Ａｉ＋２のすべてが”
ｏ″レベルあればａ点は選択されて“１ｎレベルとなる
様にな９ており、最近のデコーダ回路の傾向としては、
トランジスタＱ１のゲート端子にタイミング信号ＰＩを
入れ。
り、デコーダ回路としても各種のものが用いられている
が、その基本的な型の１つとしては、デコーダの論理回
路部分と、デコードされた信号をインピーダンス増巾す
るバッファ部分とからなる第１図に示す回路が代表的で
ある。その動作波形を第２図に示す。これ等図面を用い
て、デコーダ回路を説明するに、図において、トランジ
スタＱｌ、Ｑ２．Ｑ３．Ｑ４はデコーダの論理回路部分
を構成するものであり、トランジスタＱ２．Ｑ３．Ｑ４
のゲート信号ＡＩ、ＡＩ＋１ 、Ａｉ＋２のすべてが”
ｏ″レベルあればａ点は選択されて“１ｎレベルとなる
様にな９ており、最近のデコーダ回路の傾向としては、
トランジスタＱ１のゲート端子にタイミング信号ＰＩを
入れ。
ゲート信号Ａｉ、Ａｔ＋１ ＋Ａｔ＋２にもタイミング
を持たせて信号Ｐ１が″１ルベルの間はこれら信号Ａｔ
。
を持たせて信号Ｐ１が″１ルベルの間はこれら信号Ａｔ
。
Ａｔ＋１ 、Ａｔ＋２ ｌｉｔリセットして１０ｎレベ
ルとすることにより、ａ点をプリチャージし、その後信
号Ａｔ〜Ａｉ＋２に所望の信号を与えてａ点を選択しデ
コーダ動作をさせるダイナミック型とする場合が多い。
ルとすることにより、ａ点をプリチャージし、その後信
号Ａｔ〜Ａｉ＋２に所望の信号を与えてａ点を選択しデ
コーダ動作をさせるダイナミック型とする場合が多い。
トランジスタＱ５は、デコーダの論理回路部と、トラン
ジスタＱ７．Ｑ６より成るバッファ回路部を結ぶゲート
トランジスタであり、プリチャージＴ（ｉａ点が選択さ
れたときすなわち信号Ａｌ−Ａｔ＋２が共に”Ｏ”レベ
ルのときタイミングψ２の立上り時にコンデンサー０１
の働籾によりｂ点がａ点よりもより高い′１”レベルに
なるような働きをする。従って出力ｄｌＫははソφ２の
高レベルが生じ、確実に″１ｎレベルが発生するように
なっている。このとき、プート・ストラップ用コンデン
サーＣ１の働き罠よるｂ点の持上り電圧Δｖｂは、Ｃｂ Δｖｂ ＝ｒ”ΔＶｄｌ となり、Ｃは、コンデンサーＣ１の大きさ、Ｃｂはｂ点
に個有の容量の大きさである。Δｖｄ１はΔｖｂによる
出力出力ｄ、の持上り電圧である。この場合、もし、ト
ランジスタＱ５によるゲート効果がないと、ｂ点の持上
ジ電圧Δｖｂ′は、 となり、ａ点に個有の容量の大きさＣ１１り持上りを弱
められる。よってその出力ｄ１には低い＠１″レベルし
か得られない。なお第２図の鎖線はａ点が選択されない
場合を示している。
ジスタＱ７．Ｑ６より成るバッファ回路部を結ぶゲート
トランジスタであり、プリチャージＴ（ｉａ点が選択さ
れたときすなわち信号Ａｌ−Ａｔ＋２が共に”Ｏ”レベ
ルのときタイミングψ２の立上り時にコンデンサー０１
の働籾によりｂ点がａ点よりもより高い′１”レベルに
なるような働きをする。従って出力ｄｌＫははソφ２の
高レベルが生じ、確実に″１ｎレベルが発生するように
なっている。このとき、プート・ストラップ用コンデン
サーＣ１の働き罠よるｂ点の持上り電圧Δｖｂは、Ｃｂ Δｖｂ ＝ｒ”ΔＶｄｌ となり、Ｃは、コンデンサーＣ１の大きさ、Ｃｂはｂ点
に個有の容量の大きさである。Δｖｄ１はΔｖｂによる
出力出力ｄ、の持上り電圧である。この場合、もし、ト
ランジスタＱ５によるゲート効果がないと、ｂ点の持上
ジ電圧Δｖｂ′は、 となり、ａ点に個有の容量の大きさＣ１１り持上りを弱
められる。よってその出力ｄ１には低い＠１″レベルし
か得られない。なお第２図の鎖線はａ点が選択されない
場合を示している。
一方、トランジスタ３個よりなり、デジット線を１本だ
け有する、いわゆる３、 ５９式３トランジスタ型メモ
リセルにおいて、アドレス信号線としては読出しのため
のＲＡ線と書込みのためのＷＡ線の２本を必要とする。
け有する、いわゆる３、 ５９式３トランジスタ型メモ
リセルにおいて、アドレス信号線としては読出しのため
のＲＡ線と書込みのためのＷＡ線の２本を必要とする。
しかも、ＲＡとＷＡ線はそれぞれ異るタイミングφ２．
φ３で駆動されるため、デコーダ論理回路部とバッファ
部を分離するゲートトランジスタも２個必要とする。
φ３で駆動されるため、デコーダ論理回路部とバッファ
部を分離するゲートトランジスタも２個必要とする。
第３図の回路は、上述の如きメモリセルが３．５線式３
トランジスタ型の場合のデコーダ回路の一例であり、第
４図はその動作を説明するための波形図である。
トランジスタ型の場合のデコーダ回路の一例であり、第
４図はその動作を説明するための波形図である。
図において、トランジスタＱ５ ｔＱ８のゲート端子は
電源電圧ＶＤＤに接続されており、一方プリチャージの
タイミングＰ１もその最高レベルは電源電圧ＶＤＤ止り
である場合が多い。しかもタイミングＰ１の最終レベル
がＶＤＤである場合、最終値に達するまでには大きな時
間がかかシ、限られたプリチャージ時間では電源電圧ま
で達しないのが普通である。このと轡、ａ点のレベルは
Ｐｌのレベルよりしきい値電圧ＶＴ）Ｉだけ下った値と
なる。
電源電圧ＶＤＤに接続されており、一方プリチャージの
タイミングＰ１もその最高レベルは電源電圧ＶＤＤ止り
である場合が多い。しかもタイミングＰ１の最終レベル
がＶＤＤである場合、最終値に達するまでには大きな時
間がかかシ、限られたプリチャージ時間では電源電圧ま
で達しないのが普通である。このと轡、ａ点のレベルは
Ｐｌのレベルよりしきい値電圧ＶＴ）Ｉだけ下った値と
なる。
トランジスタＱ ５ ｔ Ｑ ８がオフするためには、
ａ点が電源電圧ＶＤＤよりしきい値電圧ＶＴＲだけ下っ
た値となることが必要であフ、ａ点のレベルが、上記の
如く電源電圧ＶＤＤに達していないＰｌのレベルよりＶ
ＴＲだけ下った値すなわちＶＤＤ−ＶＴＲより小さい値
である場合には、トランジスタＱ ５ ＋ Ｑ ８は少
しではあってもオン状態にある。
ａ点が電源電圧ＶＤＤよりしきい値電圧ＶＴＲだけ下っ
た値となることが必要であフ、ａ点のレベルが、上記の
如く電源電圧ＶＤＤに達していないＰｌのレベルよりＶ
ＴＲだけ下った値すなわちＶＤＤ−ＶＴＲより小さい値
である場合には、トランジスタＱ ５ ＋ Ｑ ８は少
しではあってもオン状態にある。
このよう罠、トランジスタＱ５がオンの状態でタイミン
クφ２を加えると、ｂｌ点のレベルは、コンデンサー０
１の働きによって前述の計算通５には持上らず、ａ点の
レベルをＶＤＤ−ＶＴＨに持上げる分だけ、ｂｌ点り持
上りは減少してし壕う。従って出力であるＲＡ線の信号
は十分高い″１ルベルとはなり得ない。第４図において
、ｂｌ点の波形のうち破線はａ点がＶＤＤ−ＶＴＲまで
十分プリチャージされていた場合の波形である。
クφ２を加えると、ｂｌ点のレベルは、コンデンサー０
１の働きによって前述の計算通５には持上らず、ａ点の
レベルをＶＤＤ−ＶＴＨに持上げる分だけ、ｂｌ点り持
上りは減少してし壕う。従って出力であるＲＡ線の信号
は十分高い″１ルベルとはなり得ない。第４図において
、ｂｌ点の波形のうち破線はａ点がＶＤＤ−ＶＴＲまで
十分プリチャージされていた場合の波形である。
本発明の目的は、以上のような問題を解決することにあ
る。
る。
以下本発明を図面を用いて、実施例を掲げ詳細に説明す
る。
る。
第５図は本発明の参考例の１つであり、第６図はその動
作波形図である。図においてデコーダ論理回路部とバッ
ファ部を結ぶトランジスタＱ５．ＱＢのゲート端子１点
のレベルを変動できるようにし九ものであり、ｆ点はデ
コーダの論理回路”（！ｌｓａ点の動きに応答して上下
する。
作波形図である。図においてデコーダ論理回路部とバッ
ファ部を結ぶトランジスタＱ５．ＱＢのゲート端子１点
のレベルを変動できるようにし九ものであり、ｆ点はデ
コーダの論理回路”（！ｌｓａ点の動きに応答して上下
する。
すなわち、タイミングＰ１が高レベルにより、ａ点が持
上ってゆく際にはｆ点のレベルもａ点につれて持上り、
ｂｌ及びｂ２点のプリチャージを助ける。しかし、プリ
チャージ期間が終）、デコーダの選択される期間になる
と１個のデコーダな除色、他のデコーダ回路（図示せず
）はａ点が低レベルに下る（第６図の点線）。この時、
ｆ点はすべてのデコーダ回路に共通接続されているから
、ｆ点のレベルは、他の選択されていないデコーダ回路
のａ点によって引かれて下がる。この時選択されたデコ
ーダのａ点は、高レベル（第６図の実線）を維持するが
、ｆ点のレベルは低い状態となっているので選択された
デコーダ回路のゲート・トランジスタＱ５はオフ状態と
なる。よって次にφ２が活性化され高レベルになった場
合、コンデンサＣ１にチャージされている電荷はトラン
ジスタＱ６のグー）ｂｌの電圧を持上げる働らきなし、
他に逃げることはない。よって出力ｄ１には十分な高レ
ベルが高速で得られることになる。この場合ｆ点のレベ
ル変化は大巾なものである必要はなく、例えば、ａ点の
プリチャージ期間にはトランジスタＱ５がオン状態であ
り、デコーダが選択される期間には選択されたデコーダ
のゲート・トランジスタＱ５がオフ状態である様な、ゲ
ート電圧を供給しうるレベルであれば十分である。この
時選択されていない他のデコーダ回路のゲート・トラン
ジスタは導通状態にちるが、その導通状態はプリチャー
ジ期間のそれよ夕も弱められていることは勿論である。
上ってゆく際にはｆ点のレベルもａ点につれて持上り、
ｂｌ及びｂ２点のプリチャージを助ける。しかし、プリ
チャージ期間が終）、デコーダの選択される期間になる
と１個のデコーダな除色、他のデコーダ回路（図示せず
）はａ点が低レベルに下る（第６図の点線）。この時、
ｆ点はすべてのデコーダ回路に共通接続されているから
、ｆ点のレベルは、他の選択されていないデコーダ回路
のａ点によって引かれて下がる。この時選択されたデコ
ーダのａ点は、高レベル（第６図の実線）を維持するが
、ｆ点のレベルは低い状態となっているので選択された
デコーダ回路のゲート・トランジスタＱ５はオフ状態と
なる。よって次にφ２が活性化され高レベルになった場
合、コンデンサＣ１にチャージされている電荷はトラン
ジスタＱ６のグー）ｂｌの電圧を持上げる働らきなし、
他に逃げることはない。よって出力ｄ１には十分な高レ
ベルが高速で得られることになる。この場合ｆ点のレベ
ル変化は大巾なものである必要はなく、例えば、ａ点の
プリチャージ期間にはトランジスタＱ５がオン状態であ
り、デコーダが選択される期間には選択されたデコーダ
のゲート・トランジスタＱ５がオフ状態である様な、ゲ
ート電圧を供給しうるレベルであれば十分である。この
時選択されていない他のデコーダ回路のゲート・トラン
ジスタは導通状態にちるが、その導通状態はプリチャー
ジ期間のそれよ夕も弱められていることは勿論である。
要するに、デコーダ回路の選択されていない出力ａのレ
ベルにつれて上下しうる信号源に各ゲートトランジスタ
を接続したものである。
ベルにつれて上下しうる信号源に各ゲートトランジスタ
を接続したものである。
ｆ点のレベルを持上げたり、下げたりする方法としては
各種の方法があるが、第５図の回路に〉いては、ｆ点と
ａ点との間に容量結合Ｃ３，Ｃ３’を持たせる方法を用
匹てｈる。この場合ｆ点とａ点との間に積極的にコンデ
ンナーを入れることでもよいが、実際にはトランジスタ
Ｑ５．Ｑ８のゲートとソース端子、ドレイン端子、ゲー
トチャンネルなどとの間の容量結合を利用しても目的を
達することができる。
各種の方法があるが、第５図の回路に〉いては、ｆ点と
ａ点との間に容量結合Ｃ３，Ｃ３’を持たせる方法を用
匹てｈる。この場合ｆ点とａ点との間に積極的にコンデ
ンナーを入れることでもよいが、実際にはトランジスタ
Ｑ５．Ｑ８のゲートとソース端子、ドレイン端子、ゲー
トチャンネルなどとの間の容量結合を利用しても目的を
達することができる。
第５図の回路を用論れば、ｆ点の低レベルはＶＤＤより
ＶＴＨだけ下ったレベルより下ることはない。しかし、
ｆ点のレベルを出す方法としては、この他にも考えられ
る。
ＶＴＨだけ下ったレベルより下ることはない。しかし、
ｆ点のレベルを出す方法としては、この他にも考えられ
る。
第７図は本発明の実施例の１つである。第７図の回路と
ほぼ同じであるが、ｆ点の持上りをａ点の持上り効果の
他にタイミングＰ１との容量結合ｃ５によって積極的に
行なっている。またｆ点の立下げもトランジスタＱ１２
によってφ２に同期させて行なうことによって確実にし
ている。
ほぼ同じであるが、ｆ点の持上りをａ点の持上り効果の
他にタイミングＰ１との容量結合ｃ５によって積極的に
行なっている。またｆ点の立下げもトランジスタＱ１２
によってφ２に同期させて行なうことによって確実にし
ている。
以上の実施例につｈては、ＮチャンネルのＩＧＦＥＴな
用いたがＰチャンネルＩＧＦＥＴを用りてもよいことは
勿論である。
用いたがＰチャンネルＩＧＦＥＴを用りてもよいことは
勿論である。
第１図は従来のデコーダ回路の一例を示す図、第２図は
８１図の回路の動作波形図、第３図は従来のデコーダ回
路の他の例を示す図、第４図は第３図の回路の動作波形
図、第５図は本発明の参考例を示す回路図、及び第７図
は本発明の実施例を示す回路図である。 図において、Ｑ１〜Ｑ４はデコーダ論理回路部を構成す
るトランジスタ、Ｑ５ 、Ｑｓはゲート・トランジスタ
。 Ｑ ｓ ＋ Ｑ ９はデコーダのバッファ用トランジス
タ、及びＣＩ 、Ｃ２はブート・ストラップ用コンデン
サである。 （−！、 イ、ｒ１ ；−内 ｔτ丁 −
７子第１ 図 第２図 −一一一−１戸−一一一一 」４に 第５図 第７図 Ｖｐｐ 手続補正書鴎式） ％式％ １、事件の表示 昭和６１年 特 許 願第２８３
５５３号２、発明の名称 トランジスタ回路３、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 ４、代理人 ６、補正の対象 明細書の図面の簡単な説明の欄 ７、補正の内容 （１）明細書第９頁７行の「参考例を示す回路図、」の
後に「第６図は第５図の回路の動作波形を示す図、」と
いう記載を挿入いたします。 １゛、ゴ、ト疋士内原１．冑）
８１図の回路の動作波形図、第３図は従来のデコーダ回
路の他の例を示す図、第４図は第３図の回路の動作波形
図、第５図は本発明の参考例を示す回路図、及び第７図
は本発明の実施例を示す回路図である。 図において、Ｑ１〜Ｑ４はデコーダ論理回路部を構成す
るトランジスタ、Ｑ５ 、Ｑｓはゲート・トランジスタ
。 Ｑ ｓ ＋ Ｑ ９はデコーダのバッファ用トランジス
タ、及びＣＩ 、Ｃ２はブート・ストラップ用コンデン
サである。 （−！、 イ、ｒ１ ；−内 ｔτ丁 −
７子第１ 図 第２図 −一一一−１戸−一一一一 」４に 第５図 第７図 Ｖｐｐ 手続補正書鴎式） ％式％ １、事件の表示 昭和６１年 特 許 願第２８３
５５３号２、発明の名称 トランジスタ回路３、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 ４、代理人 ６、補正の対象 明細書の図面の簡単な説明の欄 ７、補正の内容 （１）明細書第９頁７行の「参考例を示す回路図、」の
後に「第６図は第５図の回路の動作波形を示す図、」と
いう記載を挿入いたします。 １゛、ゴ、ト疋士内原１．冑）
Claims (1)
- ドレイン（又はソース）が入力端子に接続され、ソース
（又はドレイン）に出力を得る第１の絶縁ゲート量電界
効果トランジスタと、ゲートに上記第１のトランジスタ
の出力が接続され、ドレイン（又はソース）に供給され
る第１の信号をソース（又はドレイン）へ出力する第２
の絶縁ゲート型電界効果トランジスタと、前記第１のト
ランジスタのゲートに第２の信号を供給する制御回路と
を含み、上記第１のトランジスタの出力が該第２のトラ
ンジスタを導通させるレベルのときに、該第２のトラン
ジスタの出力を該第２のトランジスタのゲートと出力と
の間に存在する容量によって該第２のトランジスタのゲ
ートに帰還する回路において、前記制御回路は電源間に
それぞれの電流路が直列に接続された負荷素子と第３の
絶縁ゲート型電界効果トランジスタとを有し、該第３の
トランジスタは上記第１の信号が発生している時に導通
とされて上記負荷素子と第３のトランジスタの中間接続
点から該第２の信号を発生することを特徴とするトラン
ジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283553A JPS62247621A (ja) | 1986-11-28 | 1986-11-28 | トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283553A JPS62247621A (ja) | 1986-11-28 | 1986-11-28 | トランジスタ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56055325A Division JPS57170625A (en) | 1981-04-13 | 1981-04-13 | Transitor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62247621A true JPS62247621A (ja) | 1987-10-28 |
| JPH059966B2 JPH059966B2 (ja) | 1993-02-08 |
Family
ID=17667015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61283553A Granted JPS62247621A (ja) | 1986-11-28 | 1986-11-28 | トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62247621A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834345A (ja) * | 1971-09-08 | 1973-05-18 | ||
| JPS4844048A (ja) * | 1971-10-08 | 1973-06-25 | ||
| JPS4860867A (ja) * | 1971-11-30 | 1973-08-25 | ||
| US3795898A (en) * | 1972-11-03 | 1974-03-05 | Advanced Memory Syst | Random access read/write semiconductor memory |
-
1986
- 1986-11-28 JP JP61283553A patent/JPS62247621A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834345A (ja) * | 1971-09-08 | 1973-05-18 | ||
| JPS4844048A (ja) * | 1971-10-08 | 1973-06-25 | ||
| JPS4860867A (ja) * | 1971-11-30 | 1973-08-25 | ||
| US3795898A (en) * | 1972-11-03 | 1974-03-05 | Advanced Memory Syst | Random access read/write semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH059966B2 (ja) | 1993-02-08 |
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