JPH059966B2 - - Google Patents
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- JPH059966B2 JPH059966B2 JP61283553A JP28355386A JPH059966B2 JP H059966 B2 JPH059966 B2 JP H059966B2 JP 61283553 A JP61283553 A JP 61283553A JP 28355386 A JP28355386 A JP 28355386A JP H059966 B2 JPH059966 B2 JP H059966B2
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- JP
- Japan
- Prior art keywords
- transistor
- signal
- point
- level
- gate
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Description
【発明の詳細な説明】
本発明はトランジスタ回路に関するもので、と
くに絶縁ゲート型電界効果トランジスタ（以下
IGFETと称す）を用いたメモリ回路などのデコ
ーダ回路に関するものである。
くに絶縁ゲート型電界効果トランジスタ（以下
IGFETと称す）を用いたメモリ回路などのデコ
ーダ回路に関するものである。
IGFETを用いたメモリ回路としては各種のも
のがあり、デコーダ回路としても各種のものが用
いられているが、その基本的な型の１つとして
は、デコーダの論理回路部分と、デコードされた
信号をインピーダンス増巾するバツフア部分とか
らなる第１図に示す回路が代表的である。その動
作波形を第２図に示す。これ等図面を用いて、デ
コーダ回路を説明するに、図において、トランジ
スタＱ１，Ｑ２，Ｑ３，Ｑ４はデコーダの論理回
路部分を構成するものであり、トランジスタＱ
２，Ｑ３，Ｑ４のゲート信号Ai，Ai＋１，Ai＋
２のすべてが“０”レベルであればａ点は選択さ
れて“１”レベルとなる様になつており、最近の
デコーダ回路の傾向としては、トランジスタＱ１
のゲート端子にタイミング信号Ｐ１を入れ、ゲー
ト信号Ai，Ai＋１，Ai＋２にもタイミングを持
たせて信号Ｐ１が“１”レベルの間はこれら信号
Ai，Ai＋１，Ai＋２をリセツトして“０”レベ
ルとすることにより、ａ点をプリチヤージし、そ
の後信号Ai〜Ai＋２に所望の信号を与えてａ点
を選択しデコーダ動作をさせるダイナミツク型と
する場合が多い。
のがあり、デコーダ回路としても各種のものが用
いられているが、その基本的な型の１つとして
は、デコーダの論理回路部分と、デコードされた
信号をインピーダンス増巾するバツフア部分とか
らなる第１図に示す回路が代表的である。その動
作波形を第２図に示す。これ等図面を用いて、デ
コーダ回路を説明するに、図において、トランジ
スタＱ１，Ｑ２，Ｑ３，Ｑ４はデコーダの論理回
路部分を構成するものであり、トランジスタＱ
２，Ｑ３，Ｑ４のゲート信号Ai，Ai＋１，Ai＋
２のすべてが“０”レベルであればａ点は選択さ
れて“１”レベルとなる様になつており、最近の
デコーダ回路の傾向としては、トランジスタＱ１
のゲート端子にタイミング信号Ｐ１を入れ、ゲー
ト信号Ai，Ai＋１，Ai＋２にもタイミングを持
たせて信号Ｐ１が“１”レベルの間はこれら信号
Ai，Ai＋１，Ai＋２をリセツトして“０”レベ
ルとすることにより、ａ点をプリチヤージし、そ
の後信号Ai〜Ai＋２に所望の信号を与えてａ点
を選択しデコーダ動作をさせるダイナミツク型と
する場合が多い。
トランジスタＱ５は、デコーダの論理回路部
と、トランジスタＱ７，Ｑ６より成るバツフア回
路部を結ぶゲートトランジスタであり、プリチヤ
ージTp後ａ点が選択されたときすなわち信号Ai
〜Ai＋２が共に“０”レベルのときタイミング
φ２の立上り時にコンデンサーC1の働きにより
ｂ点がａ点よりもより高い“１”レベルになるよ
うな働きをする。従つて出力d1にはほゞφ2の高レ
ベルが生じ、確実に“１”レベルが発生するよう
になつている。このとき、プート・ストラツプ用
コンデンサーC1の働きによるｂ点の持上り電圧
ΔVbは、 ΔVb＝Cb／Ｃ＋Cb・ΔVd1 となり、Ｃは、コンデンサーC1の大きさ、Cbは
ｂ点に個有の容量の大きさである。ΔVd1はΔVb
による出力出力d1の持上り電圧である。この場
合、もし、トランジスタＱ５によるゲート効果が
ないと、ｂ点の持上り電圧ΔVb′は、 ΔVb′＝Ｃ／Ｃ＋Ca＋Cb・ΔVd1 となり、ａ点に個有の容量の大きさCaにより持
上りを弱められる。よつてその出力d1には低い
“１”レベルしか得られない。なお第２図の鎖線
はａ点が選択されない場合を示している。
と、トランジスタＱ７，Ｑ６より成るバツフア回
路部を結ぶゲートトランジスタであり、プリチヤ
ージTp後ａ点が選択されたときすなわち信号Ai
〜Ai＋２が共に“０”レベルのときタイミング
φ２の立上り時にコンデンサーC1の働きにより
ｂ点がａ点よりもより高い“１”レベルになるよ
うな働きをする。従つて出力d1にはほゞφ2の高レ
ベルが生じ、確実に“１”レベルが発生するよう
になつている。このとき、プート・ストラツプ用
コンデンサーC1の働きによるｂ点の持上り電圧
ΔVbは、 ΔVb＝Cb／Ｃ＋Cb・ΔVd1 となり、Ｃは、コンデンサーC1の大きさ、Cbは
ｂ点に個有の容量の大きさである。ΔVd1はΔVb
による出力出力d1の持上り電圧である。この場
合、もし、トランジスタＱ５によるゲート効果が
ないと、ｂ点の持上り電圧ΔVb′は、 ΔVb′＝Ｃ／Ｃ＋Ca＋Cb・ΔVd1 となり、ａ点に個有の容量の大きさCaにより持
上りを弱められる。よつてその出力d1には低い
“１”レベルしか得られない。なお第２図の鎖線
はａ点が選択されない場合を示している。
一方、トランジスタ３個よりなり、デジツト線
を１本だけ有する、いわゆる3.5線式３トランジ
スタ型メモリセルにおいて、アドレス信号線とし
ては読出しのためのRA線と書込みのためのWA
線の２本を必要とする。しかも、RAとWA線は
それぞれ異るタイミングφ２，φ３で駆動される
ため、デコーダ論理回路部とバツフア部を分離す
るゲートトランジスタも２個必要とする。
を１本だけ有する、いわゆる3.5線式３トランジ
スタ型メモリセルにおいて、アドレス信号線とし
ては読出しのためのRA線と書込みのためのWA
線の２本を必要とする。しかも、RAとWA線は
それぞれ異るタイミングφ２，φ３で駆動される
ため、デコーダ論理回路部とバツフア部を分離す
るゲートトランジスタも２個必要とする。
第３図の回路は、上述の如きメモリセルが3.5
線式３トランジスタ型の場合のデコーダ回路の一
例であり、第４図はその動作を説明するための波
形図である。
線式３トランジスタ型の場合のデコーダ回路の一
例であり、第４図はその動作を説明するための波
形図である。
図において、トランジスタＱ５，Ｑ８のゲート
端子は電源電圧VDDに接続されており、一方プリ
チヤージのタイミングＰ１もその最高レベルは電
源電圧VDD止りである場合が多い。しかもタイミ
ングＰ１の最終レベルがVDDである場合、最終値
に達するまでには大きな時間がかかり、限られた
プリチヤージ時間では電源電圧まで達しないのが
普通である。このとき、ａ点のレベルはＰ１のレ
ベルよりしきい値電圧VTHだけ下つた値となる。
端子は電源電圧VDDに接続されており、一方プリ
チヤージのタイミングＰ１もその最高レベルは電
源電圧VDD止りである場合が多い。しかもタイミ
ングＰ１の最終レベルがVDDである場合、最終値
に達するまでには大きな時間がかかり、限られた
プリチヤージ時間では電源電圧まで達しないのが
普通である。このとき、ａ点のレベルはＰ１のレ
ベルよりしきい値電圧VTHだけ下つた値となる。
トランジスタＱ５，Ｑ８がオフするためには、
ａ点が電源電圧VDDよりしきい値電圧VTHだけ下
つた値となることが必要であり、ａ点のレベル
が、上記の如く電源電圧VDDに達していないＰ１
のレベルよりVTHだけ下つた値すなわちVDD−VTH
より小さい値である場合には、トランジスタＱ
５，Ｑ８は少しではあつてもオン状態にある。
ａ点が電源電圧VDDよりしきい値電圧VTHだけ下
つた値となることが必要であり、ａ点のレベル
が、上記の如く電源電圧VDDに達していないＰ１
のレベルよりVTHだけ下つた値すなわちVDD−VTH
より小さい値である場合には、トランジスタＱ
５，Ｑ８は少しではあつてもオン状態にある。
このように、トランジスタＱ５がオンの状態で
タイミングφ２を加えると、ｂ１点のレベルは、
コンデンサーＣ１の働きによつて前述の計算通り
には持上らず、ａ点のレベルをVDD−VTHに持上
げる分だけ、ｂ１点の持上りは減少してしまう。
従つて出力であるRA線の信号は十分高い“１”
レベルとはなり得ない。第４図において、ｂ１点
の波形のうち破線はａ点がVDD−VTHまで十分プ
リチヤージされていた場合の波形である。
タイミングφ２を加えると、ｂ１点のレベルは、
コンデンサーＣ１の働きによつて前述の計算通り
には持上らず、ａ点のレベルをVDD−VTHに持上
げる分だけ、ｂ１点の持上りは減少してしまう。
従つて出力であるRA線の信号は十分高い“１”
レベルとはなり得ない。第４図において、ｂ１点
の波形のうち破線はａ点がVDD−VTHまで十分プ
リチヤージされていた場合の波形である。
第５図は本発明の参考例の１つであり、第６図
はその動作波形図である。図においてデコーダ論
理回路部とバツフア部を結ぶトランジスタＱ５，
Ｑ８のゲート端子ｆ点のレベルを変動できるよう
にしたものであり、ｆ点はデコーダの論理回路部
ａ点の動きに応答して上下する。
はその動作波形図である。図においてデコーダ論
理回路部とバツフア部を結ぶトランジスタＱ５，
Ｑ８のゲート端子ｆ点のレベルを変動できるよう
にしたものであり、ｆ点はデコーダの論理回路部
ａ点の動きに応答して上下する。
すなわち、タイミングＰ１が高レベルにより、
ａ点が持上つてゆく際にはｆ点のレベルもａ点に
つれて持上り、ｂ１及びｂ２点のプリチヤージを
助ける。しかし、プリチヤージ期間が終り、デコ
ーダの選択される期間になると１個のデコーダを
除き、他のデコーダ回路（図示せず）はａ点が低
レベルに下る（第６図の点線）。この時、ｆ点は
すべてのデコーダ回路に共通接続されているか
ら、ｆ点のレベルは、他の選択されていないデコ
ーダ回路のａ点によつて引かれて下がる。この時
選択されたデコーダのａ点は、高レベル（第６図
の実線）を維持するが、ｆ点のレベルは低い状態
となつているので選択されたデコーダ回路のゲー
ト・トランジスタＱ５はオフ状態となる。よつて
次にφ２が活性化され高レベルになつた場合、コ
ンデンサC1にチヤージされている電荷はトラン
ジスタＱ６のゲートｂ１の電圧を持上げる働らき
をし、他に逃げることはない。よつて出力ｄ１に
は十分な高レベルが高速で得られることになる。
この場合ｆ点のレベル変化は大巾なものである必
要はなく、例えば、ａ点のプリチヤージ期間には
トランジスタＱ５がオン状態であり、デコーダが
選択される期間には選択されたデコーダのゲー
ト・トランジスタＱ５がオフ状態である様な、ゲ
ート電圧を供給しうるレベルであれば十分であ
る。この時選択されていない他のデコーダ回路の
ゲート・トランジスタは導通状態にあるが、その
導通状態はプリチヤージ期間のそれよりも弱めら
れていることは勿論である。
ａ点が持上つてゆく際にはｆ点のレベルもａ点に
つれて持上り、ｂ１及びｂ２点のプリチヤージを
助ける。しかし、プリチヤージ期間が終り、デコ
ーダの選択される期間になると１個のデコーダを
除き、他のデコーダ回路（図示せず）はａ点が低
レベルに下る（第６図の点線）。この時、ｆ点は
すべてのデコーダ回路に共通接続されているか
ら、ｆ点のレベルは、他の選択されていないデコ
ーダ回路のａ点によつて引かれて下がる。この時
選択されたデコーダのａ点は、高レベル（第６図
の実線）を維持するが、ｆ点のレベルは低い状態
となつているので選択されたデコーダ回路のゲー
ト・トランジスタＱ５はオフ状態となる。よつて
次にφ２が活性化され高レベルになつた場合、コ
ンデンサC1にチヤージされている電荷はトラン
ジスタＱ６のゲートｂ１の電圧を持上げる働らき
をし、他に逃げることはない。よつて出力ｄ１に
は十分な高レベルが高速で得られることになる。
この場合ｆ点のレベル変化は大巾なものである必
要はなく、例えば、ａ点のプリチヤージ期間には
トランジスタＱ５がオン状態であり、デコーダが
選択される期間には選択されたデコーダのゲー
ト・トランジスタＱ５がオフ状態である様な、ゲ
ート電圧を供給しうるレベルであれば十分であ
る。この時選択されていない他のデコーダ回路の
ゲート・トランジスタは導通状態にあるが、その
導通状態はプリチヤージ期間のそれよりも弱めら
れていることは勿論である。
要するに、デコーダ回路の選択されていない出
力ａのレベルにつれて上下しうる信号源に各ゲー
トトランジスタを接続したものである。
力ａのレベルにつれて上下しうる信号源に各ゲー
トトランジスタを接続したものである。
ｆ点のレベルを持上げたり、下げたりする方法
としては各種の方法があるが、第５図の回路にお
いては、ｆ点とａ点との間に容量結合Ｃ３，Ｃ
３′を持たせる方法を用いている。この場合ｆ点
とａ点との間に積極的にコンデンサーを入れるこ
とでもよいが、実際にはトランジスタＱ５，Ｑ８
のゲートとソース端子、ドレイン端子、ゲートチ
ヤンネルなどとの間の容量結合を利用しても目的
を達することができる。
としては各種の方法があるが、第５図の回路にお
いては、ｆ点とａ点との間に容量結合Ｃ３，Ｃ
３′を持たせる方法を用いている。この場合ｆ点
とａ点との間に積極的にコンデンサーを入れるこ
とでもよいが、実際にはトランジスタＱ５，Ｑ８
のゲートとソース端子、ドレイン端子、ゲートチ
ヤンネルなどとの間の容量結合を利用しても目的
を達することができる。
第５図の回路を用いれば、ｆ点の低レベルは
VDDよりVTHだけ下つたレベルより下ることはな
い。しかし、ｆ点のレベルを出す方法としては、
この他にも考えられる。第５図の構成ではトラン
ジスタＱ５のゲートの電位は“VDD−VTH”より
も低くならず、バツフア回路動作時にバツフア回
路部分と論理回路部分を確実に遮断するという点
で不充分である。またａ点のレベルをｂ点に伝え
る時のゲート電位の上昇は、点ｆが他の多くのデ
コーダ論理回路部出力と接続されており、かつ選
択デコーダはその中で１つであるから、充分に電
源電位以上とすることも困難である。
VDDよりVTHだけ下つたレベルより下ることはな
い。しかし、ｆ点のレベルを出す方法としては、
この他にも考えられる。第５図の構成ではトラン
ジスタＱ５のゲートの電位は“VDD−VTH”より
も低くならず、バツフア回路動作時にバツフア回
路部分と論理回路部分を確実に遮断するという点
で不充分である。またａ点のレベルをｂ点に伝え
る時のゲート電位の上昇は、点ｆが他の多くのデ
コーダ論理回路部出力と接続されており、かつ選
択デコーダはその中で１つであるから、充分に電
源電位以上とすることも困難である。
本発明の目的は、以上の問題を解決し、論理回
路部の出力とバツフア部の入力との間の導通制御
を確実に行なうことにより、改良されたトランジ
スタ回路を実現することにある。
路部の出力とバツフア部の入力との間の導通制御
を確実に行なうことにより、改良されたトランジ
スタ回路を実現することにある。
以下、本発明を第７図を用いて説明する。
第７図は本発明の実施例の１つである。デコー
ダ論理回路部とバツフア部に係わる主要部は第５
図の構成とほぼ同じであるが、ｆ点の立下げをト
ランジスタＱ１２によつてφ２に同期させて行な
うことによつて確実にしている。すなわち、トラ
ンジスタＱ５の第一の役割は、論理回路部分の動
作結果を速やかに後段のバツフア回路に伝えるこ
とであり、トランジスタＱ５のインピーダンスは
できるだけ低いことが望まれる。このためには、
トランジスタＱ５をできるだけ大きくするか、ト
ランジスタＱ５のゲート電極の電位をできるだけ
高く（Ｎチヤネルの場合）することが望まれる。
しかし、デコーダ回路のように、メモリチツプ内
で狭いピツチの中に並べる回路ではＱ５を大きく
することは困難である。
ダ論理回路部とバツフア部に係わる主要部は第５
図の構成とほぼ同じであるが、ｆ点の立下げをト
ランジスタＱ１２によつてφ２に同期させて行な
うことによつて確実にしている。すなわち、トラ
ンジスタＱ５の第一の役割は、論理回路部分の動
作結果を速やかに後段のバツフア回路に伝えるこ
とであり、トランジスタＱ５のインピーダンスは
できるだけ低いことが望まれる。このためには、
トランジスタＱ５をできるだけ大きくするか、ト
ランジスタＱ５のゲート電極の電位をできるだけ
高く（Ｎチヤネルの場合）することが望まれる。
しかし、デコーダ回路のように、メモリチツプ内
で狭いピツチの中に並べる回路ではＱ５を大きく
することは困難である。
トランジスタＱ５の第２の役割は、バツフア回
路動作時に、バツフア回路部分と論理回路部分を
確実に遮断することである。このためには、トラ
ンジスタＱ５のゲート電極の電位は十分低いこと
が求められる。
路動作時に、バツフア回路部分と論理回路部分を
確実に遮断することである。このためには、トラ
ンジスタＱ５のゲート電極の電位は十分低いこと
が求められる。
以上、第１の役割と第２の役割を確実に実行す
るため、本発明ではトランジスタＱ５のゲート電
極に対し、論理回路動作時には電源電圧よりも高
い電位を与え、バツフア回路動作時には十分低い
電位を与えている。
るため、本発明ではトランジスタＱ５のゲート電
極に対し、論理回路動作時には電源電圧よりも高
い電位を与え、バツフア回路動作時には十分低い
電位を与えている。
以上の実施例については、Ｎチヤンネルの
IGFETを用いたがＰチヤンネルIGFETを用いて
もよいことは勿論である。
IGFETを用いたがＰチヤンネルIGFETを用いて
もよいことは勿論である。
第１図は従来のデコーダ回路の一例を示す図、
第２図は第１図の回路の動作波形図、第３図は従
来のデコーダ回路の他の例を示す図、第４図は第
３図の回路の動作波形図、第５図は本発明の参考
例を示す回路図、第６図は第５図の回路の動作波
形を示す図、及び第７図は本発明の実施例を示す
回路図である。 図において、Ｑ１〜Ｑ４はデコーダ論理回路部
を構成するトランジスタ、Ｑ５，Ｑ８はゲート・
トランジスタ、Ｑ６，Ｑ９はデコーダのバツフア
用トランジスタ、及びＣ１，Ｃ２はプート・スト
ラツプ用コンデンサである。
第２図は第１図の回路の動作波形図、第３図は従
来のデコーダ回路の他の例を示す図、第４図は第
３図の回路の動作波形図、第５図は本発明の参考
例を示す回路図、第６図は第５図の回路の動作波
形を示す図、及び第７図は本発明の実施例を示す
回路図である。 図において、Ｑ１〜Ｑ４はデコーダ論理回路部
を構成するトランジスタ、Ｑ５，Ｑ８はゲート・
トランジスタ、Ｑ６，Ｑ９はデコーダのバツフア
用トランジスタ、及びＣ１，Ｃ２はプート・スト
ラツプ用コンデンサである。
Claims (1)
- １ ドレイン（又はソース）が入力端子に接続さ
れ、ソース（又はドレイン）に出力を得る第１の
絶縁ゲート型電界効果トランジスタと、ゲートに
上記第１のトランジスタの出力が接続され、ドレ
イン（又はソース）に供給される第１の信号をソ
ース（又はドレイン）へ出力する第２の絶縁ゲー
ト型電界効果トランジスタと、前記第１のトラン
ジスタのゲートに第２の信号を供給する制御回路
とを含み、上記第１のトランジスタの出力が該第
２のトランジスタを導通させるレベルのときに、
該第２のトランジスタの出力を該第２のトランジ
スタのゲートと出力との間に存在する容量によつ
て該第２のトランジスタのゲートに帰還する回路
において、前記制御回路は電源間にそれぞれの電
流路が直列に接続された負荷素子と第３の絶縁ゲ
ート型電界効果トランジスタと、上記負荷素子と
第３のトランジスタの中間接続点に接続された昇
圧手段とを有し、前記昇圧手段は一端が前記中間
接続点に接続され他端に第３の信号が供給される
容量素子を有し、該第３のトランジスタは上記第
１の信号が発生している時に導通して低レベルの
上記第２の信号を生成し、上記第１の信号が発生
する前の期間では前記第３のトランジスタは非導
通に制御されるとともにこの期間に前記第３の信
号を上昇させて電源電位よりも大きい値の該第２
の信号を生成することを特徴とするトランジスタ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283553A JPS62247621A (ja) | 1986-11-28 | 1986-11-28 | トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283553A JPS62247621A (ja) | 1986-11-28 | 1986-11-28 | トランジスタ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56055325A Division JPS57170625A (en) | 1981-04-13 | 1981-04-13 | Transitor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62247621A JPS62247621A (ja) | 1987-10-28 |
| JPH059966B2 true JPH059966B2 (ja) | 1993-02-08 |
Family
ID=17667015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61283553A Granted JPS62247621A (ja) | 1986-11-28 | 1986-11-28 | トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62247621A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834345A (ja) * | 1971-09-08 | 1973-05-18 | ||
| JPS4844048A (ja) * | 1971-10-08 | 1973-06-25 | ||
| JPS5137866B2 (ja) * | 1971-11-30 | 1976-10-18 | ||
| US3795898A (en) * | 1972-11-03 | 1974-03-05 | Advanced Memory Syst | Random access read/write semiconductor memory |
-
1986
- 1986-11-28 JP JP61283553A patent/JPS62247621A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62247621A (ja) | 1987-10-28 |
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