JPS62249187A - 表示アドレス発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はビットマツプディスプレイ装置における表示ア
ドレス発生装置に関するものである。

従来の技術 従来の表示アドレス発生装置としては、例えば、ＨＤ　
６３４８４　　ＡＣＲＴＣ（Ａｄｖａｎｃｅｄ　ＣＲＴ
Ｃｏｎｔｒｏｌｌｅｒ）ユーザーズマニュアル（日立製
作所　５９年６月）に示されている。

第３図はこの従来の表示アドレス発生装置を使用したグ
ラフィックシステムのブロック図を示すものであり、１
は表示アドレス発生装置を含むインテリジェントなＣＲ
Ｔコントローラ、２はＣＲＴ３に表示すべき画像データ
を格納するフレームメモリ、４はアドレスをランチする
ランチ回路、６は双方向のドライバー、６はメモリへの
表示アクセスの場合読出しデータ（Ｗ語）が格納されド
ットクロックＤＣＬＫに同期してＶｉｄｅｏ信号を発生
するシフトレジスタ、７は分周器である。

以上のように構成された従来のグラフィックシステムで
の表示アドレス発生装置の動作を第４図を使用して説明
する。同図は、ＰＣＨで与えられる横幅をもつフレーム
メモリ２の中で、ｍｘｘｍアの領域をＣＲＴ３に表示す
る場合を示している。表示アドレス発生装置は、表示開
始点で表示開始アドレスであるアドレス■を発生し、Ａ
ＴＲメモリサイクル後アドレス■を発生する。ここでＡ
ＴＲ。

アドレス■は ＡＴＲ＝−ｘＷ 　　　ｎ アドレス■＝アドレス■＋Ｗ でＷは読出しワード数、Ｗｎは１ワードに含まれるビッ
ト数、ｎはＤＣＬＫに対するメモリサイクル時間の比を
示す。例えば、１ワード１ｅｂｉｔ（Ｗｎ＝１６　）、
Ｗ＝２．ＤＣＬＫ＝６４ＭＨｚ、メモリサイク／ｌ／：
４　ＭＨｚ（ｎ　＝　１８　’）の場合ＡＴＲ＝２ アドレス■＝アドレス■＋２ となる。以降同一水平走査で表示区間（ＤＩＳＰ＝１）
では、２メモリサイクルごとに表示アドレスは＋２づつ
更新され発生される。

次の水平走査での表示開始点ではアドレス＠を発生する
。ここでアドレス＠は、前水平走査の表示開始アドレス
（アドレス■）に画幅ＰＣＨを加えたものになる。以降
、各水平走査の表示開始点でのアドレス発生は、前水平
走査の表示開始点でのアドレスにＰＣＨを加えたもので
、各水平走査でのアドレス更新は、ＡＴＲメモリサイク
ルごとに、Ｗを加えたものとなる。

発明が解決しようとする問題点 しかしながら上記のような構成では、フレームメモリ２
を２ポー）ＲＡＭで構成し、横幅（ＰＣＨ）をＣＲＴ表
示画面の横幅サイズと同一に使用する場合、第４図で示
しだように、各水平走査の表示区間の第１サイクルは、
必ず表示用のアクセスとなり、またアドレスの更新間隔
も一定のため、ＣＲＴ表示画面の横幅が、２ボー）ＲＡ
Ｍの１行分の容量と同一であれば、非常に効率良く利用
できるが、２ボー）ＲＡＭの１行分の容量と異なる時に
は、メモリ使用効率の低下をまねく。第５図に、２ポ一
トＲＡＭの１行分が１０２４ｂｉｔ（１ワード１ａｂｉ
ｔで６４ワード）表示画面の横幅が、８６４　ｂｉｔの
場合を示す。メモリを効率良く使用すれば、第６図に示
したように非定期的な表示アドレス発生が必要となる。

従来のアドレス発生装置ではこのようなアドレス発生は
不可能であった。

本発明はかかる点に鑑み、２ポー）ＲＡＭでフレームメ
モリを構成し、ＲＡＭの１行分の容量と表示画面の横幅
が異なる時にでもフレームメモリの効率的な利用がはか
れる表示アドレス発生装置を提供することを目的とする
。

問題点を解決するだめの手段 本発明は、アクセス間隔を示す値を保持する第１、第２
のレジスタと、このレジスタの値を減じていくディスク
リメンタと、アドレスレジスタと加算器を備えた表示ア
ドレス発生装置である。

作　　用 本発明は前記した構成により、アクセス間隔レジスタの
値を表示区間のみで減じ、”０″になった時表示アドレ
スを更新するので、走査にまたがって一定間隔で表示ア
ドレスの更新が行なえ、メモリの表示読出しはＣＲＴ表
示画面の横幅に無関係となる。

実施例 第１図は本発明の実施例における表示アドレス発生装置
のブロック図を示すものである。第１図において、１ｏ
は表示開始アドレスを格納しておくアドレスレジスタ、
１１．１２は第１．第２の表示アクセス間隔を格納して
おく第１．第２のレジスタ、１３は第１のタイミングで
第１のレジスタ１１の出力を、第２のタイミングで第２
のレジスタ１２の出力を入力とする間隔レジスタ、１４
は間隔レジスタ１３の出力を入力とし、“１　減じた値
をこのレジスタの第３の入力として出力するディクリメ
ンタ、１６は表示アドレス更新幅を格納する第３のレジ
スタ、１６は第１のタイミングでアドレスレジスタ１０
の出力を入力とする表示アドレスレジスタ、１７は表示
アドレスレジスタの出力と第３のレジスタの出力を加算
し、この結果を表示アドレスレジスタの第２の入力とし
て出力する加算器、１８はＡＮＤゲートである。

以上のように構成された本実施例の表示アドレス発生装
置について、以下その動作を説明する。

表示開始に先出ち垂直同期信号ＶＳＹＮＣが、間隔レジ
スタ１３、表示アドレスレジスタ１６に第にアドレスレ
ジスタ１ｏの内容が各々格納される。

表示区間に入るとＡＮＤゲート１８によってＣＬＫに同
期して間隔レジスタ１３の内容がカウントダウンされる
。間隔レジスタの値が”ｏ”になると間隔レジスタ１３
、表示アドレスレジスタ１６に第２の格納信号としてＺ
ＥＲＯ信号が入力し、間隔レジスタ１３に第２のレジス
タ１２、表示アドレスレジスタ１ｅに加算器１７の出力
が格納される。以降表示区間に入るとＣＬＫに同期して
間隔レジスタ１３の内容がカウントダウンされ次の垂直
同期信号が入力するまで上記動作をくシ返す。

以上のように本実施例によれば、第１．第２の表示アク
セス間隔を格納しておく第１．第２のレジスタ１１．１
２を持ち、アクセス間隔レジスタを表示区間のみカウン
トダウンし、ＩＩ　ＯＩＴになるたびに表示アドレスレ
ジスタの内容を更新することで、走査をまたがった間で
も、一定の間隔で表示アクセスを行なうことができる。

また、第１のレジスタ１１を第２のレジスタ１２と独立
にもつことによシ、垂直方向のスクロールが可能となる
。第２図に、第１のレジスタに′ＩＯ”、第２のレジス
タに６４″、アドレスレジスタに”５４″を設定した場
合の表示アドレス発生を示すＯ 発明の詳細 な説明したように、本発明によれば、２ボートメモリを
フレームメモリとして使用した場合でも、ＣＲＴ表示画
面の横幅に無関係にメモリの有効利用がはかれ、その実
用的効果は大きい。

【図面の簡単な説明】

第１図に本発明における一実施例における表示アドレス
発生装置のブロック図、第２図は同実施例の動作図、第
３図は従来の表示アドレス発生装置を使用したグラフィ
ックシステムのブロック図、第４図、第５図は従来の表
示アドレス発生装置の動作図である。 １０・・・・・・アドレスレジスタ、１１・・・・・第
１のレジスタ、１２・・・・・・第２のレジスタ、１３
・川・・間隔レジスタ、１４・・・・・・ディクリメン
タ、１５・・・・・・第３のレジスタ、１６・・・・・
・表示アドレスレジスタ、１７・・・・・・加算器、１
８・・・・・・ＡＮＤゲート。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 表示アトしス 第　２　図 第３図 第４図 ＡＴ尺 Ａｄｒ−■・・■・・・・・・・・・・　　■アドレス
１−表ホ聞始アドレス アトレ又２−アドレスｌ＋Ｗ アドレス几＝アトしスＩ＋ＰＣ）ｌ 第５図

Claims (1)

【特許請求の範囲】
1. 表示開始アドレスを保持する第１のレジスタと、表示ア
   ドレスの更新幅を保持する第２のレジスタと、前記第１
   のレジスタの出力を第１の入力とする第３のレジスタと
   、前記第２のレジスタの出力と前記第３のレジスタの出
   力を加算し結果を前記第３のレジスタへの第２の入力と
   する加算器と、第１の表示アクセス間隔を示す第４のレ
   ジスタと、第２の表示アクセス間隔を示す第５のレジス
   タと、前記第４のレジスタの出力を第１の入力とし、前
   記第５のレジスタの出力を第２の入力とする第６のレジ
   スタと、前記第６のレジスタの出力を入力として減じた
   値を前記第６のレジスタへの第３の入力として出力し出
   力が“０”になる時、前記第３・第６のレジスタに対す
   る第２の入力制御信号を発生するディクリメンタとを備
   え、前記第３・第６のレジスタに対する第１の入力制御
   信号として垂直同期信号、前記第６のレジスタに対する
   第３の入力制御信号として表示区間を示す信号を使用す
   る事を特徴とした表示アドレス発生装置。