JPS62249254A - プログラムロ−デイング制御方式 - Google Patents
プログラムロ−デイング制御方式Info
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- JPS62249254A JPS62249254A JP9382186A JP9382186A JPS62249254A JP S62249254 A JPS62249254 A JP S62249254A JP 9382186 A JP9382186 A JP 9382186A JP 9382186 A JP9382186 A JP 9382186A JP S62249254 A JPS62249254 A JP S62249254A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、シーケンシャルファイルからプログラムを
ローディングするプログラムローディング制御方式にお
いて、先頭部分から順にＩＰＬ格納域、ＩＭＰＬ格納域
、ＯＳローダ格納域およびＯＳ格納域を少なくとも設け
たシーケンシャルファイルと、このシーケンシャルファ
イルからＩＭＰＬ、ＩＰＬ、０３ｏ−ダ、および０３（
７）各内容を順次読み出して記憶装置に格納するファイ
ルアダプタとを設けることにより、汎用性を持たせた仕
様でシーケンシャルファイルからイニシャルローディン
グを行い得るようにしている。
ローディングするプログラムローディング制御方式にお
いて、先頭部分から順にＩＰＬ格納域、ＩＭＰＬ格納域
、ＯＳローダ格納域およびＯＳ格納域を少なくとも設け
たシーケンシャルファイルと、このシーケンシャルファ
イルからＩＭＰＬ、ＩＰＬ、０３ｏ−ダ、および０３（
７）各内容を順次読み出して記憶装置に格納するファイ
ルアダプタとを設けることにより、汎用性を持たせた仕
様でシーケンシャルファイルからイニシャルローディン
グを行い得るようにしている。
本発明は、シーケンシャルファイルからプログラムをイ
ニシャルローディングするプログラムローディング制御
方式に関するものである。
ニシャルローディングするプログラムローディング制御
方式に関するものである。
従来、演算処理装置では、電源投入時などにＲＯＭから
読み出したＭＰ（マイクロプログラム）をローディング
し、直接アクセス可能なフロッピィディスクなどからプ
ログラムなどをローディングして起動していた。
読み出したＭＰ（マイクロプログラム）をローディング
し、直接アクセス可能なフロッピィディスクなどからプ
ログラムなどをローディングして起動していた。
従来は、ＭＰをＲＯＭに格納していたため、このＭＰを
変更する場合や機能の追加を行う場合に、融通性がなく
手間を要してしまうという問題点があった。
変更する場合や機能の追加を行う場合に、融通性がなく
手間を要してしまうという問題点があった。
また、フロッピィディスクなどに格納することも行われ
るが、Ｏ８の大容量化に伴って当該ｏｓを多数のフロン
ビイディスク例えば１０数枚ものフロッピィディスクに
格納する必要があり、イニシャルローディング時のフロ
ッピィディスクの交換の手間がかかり、煩雑性が増して
しまうという問題点があった。
るが、Ｏ８の大容量化に伴って当該ｏｓを多数のフロン
ビイディスク例えば１０数枚ものフロッピィディスクに
格納する必要があり、イニシャルローディング時のフロ
ッピィディスクの交換の手間がかかり、煩雑性が増して
しまうという問題点があった。
本発明は、前記問題点を解決するために、シーケンシャ
ルファイルの先頭部分から従来がらのフォーマットを大
きく変更することなく、順にＩＰＬ格納域、ＪＭＰＬ格
納域、Ｏｓローダ格納域およびＯＳ格納域を少なくとも
設け、ファイルアダプタを用いてこのシーケンシャルフ
ァイルから■ＭＰＬ、、ＩＰＬ、ＯＳローダ、およびＯ
Ｓの各内容を順次読み出して記憶装置に格納するように
している。
ルファイルの先頭部分から従来がらのフォーマットを大
きく変更することなく、順にＩＰＬ格納域、ＪＭＰＬ格
納域、Ｏｓローダ格納域およびＯＳ格納域を少なくとも
設け、ファイルアダプタを用いてこのシーケンシャルフ
ァイルから■ＭＰＬ、、ＩＰＬ、ＯＳローダ、およびＯ
Ｓの各内容を順次読み出して記憶装置に格納するように
している。
次に、第１図を用いて問題点を解決するための手段を説
明する。
明する。
第１図において、ＭＴＵ （マグネテインクテーブ装置
）ｌは、本発明に係わるＴＰＬ、ＩＭＰｌ、、ＯＳロー
ダ、およびＯ８などの各内容を格納するものである。
）ｌは、本発明に係わるＴＰＬ、ＩＭＰｌ、、ＯＳロー
ダ、およびＯ８などの各内容を格納するものである。
ファイルアダプタ２は、ＣＰＵ （演算処理装置）３か
らの指令に基づいて、ＭＴＵｌ中に格納されているＩＰ
Ｌ、ＩＭＰＬ、０３ｏ−ダ、およびＯＳの内容を読み出
してメモリ （主記憶袋り４中に格納するものである。
らの指令に基づいて、ＭＴＵｌ中に格納されているＩＰ
Ｌ、ＩＭＰＬ、０３ｏ−ダ、およびＯＳの内容を読み出
してメモリ （主記憶袋り４中に格納するものである。
ＣＰＵ３は、演算処理装置であって、電源投入時には内
蔵のＲＯＭ３−１に格納されたプログラムに基づいてフ
ァイルアダプタ２に対してＭＴＵｌからＩＭＰＬなどの
内容を読み出してメモリ４中のＩＭＰＬ格納域４−２な
どに格納するよう起動指令などを発するものである。
蔵のＲＯＭ３−１に格納されたプログラムに基づいてフ
ァイルアダプタ２に対してＭＴＵｌからＩＭＰＬなどの
内容を読み出してメモリ４中のＩＭＰＬ格納域４−２な
どに格納するよう起動指令などを発するものである。
第１図を用いて説明した構成を採用し、電源投入時など
の起動時に、ＣＰＵ３は内蔵したＲＯＭ３−１に格納し
たプログラムに基づいて、ＩＭＰＬの内容をメモリ４中
に格納するための起動指令をファイルアダプタ２に通知
する。この起動指令の通知を受けたファイルアダプタ２
は、まず指定されたシーケンシャルファイルであるＭＴ
Ｕｌ中の第２番目に格納しであるＩＭＰＬの内容を読み
出してメモリ４中のｒＭＰＬ格納域４−２に格納する。
の起動時に、ＣＰＵ３は内蔵したＲＯＭ３−１に格納し
たプログラムに基づいて、ＩＭＰＬの内容をメモリ４中
に格納するための起動指令をファイルアダプタ２に通知
する。この起動指令の通知を受けたファイルアダプタ２
は、まず指定されたシーケンシャルファイルであるＭＴ
Ｕｌ中の第２番目に格納しであるＩＭＰＬの内容を読み
出してメモリ４中のｒＭＰＬ格納域４−２に格納する。
次いで、ＣＰＵ３からのＩＰＬの内容をメモリ４中に格
納するための起動指令に基づいて、ファイルアダプタ２
は、ＭＴＵｌ中の第１番目に格納しであるＩＰＬの内容
を読み出してメモリ４中のＩＰＬ格納域４−１に格納す
る。更に、ＣＰＵからの起動指令に基づいて、ＯＳロー
ダ、およびＯ８の各内容をメモリ４中に格納する。
納するための起動指令に基づいて、ファイルアダプタ２
は、ＭＴＵｌ中の第１番目に格納しであるＩＰＬの内容
を読み出してメモリ４中のＩＰＬ格納域４−１に格納す
る。更に、ＣＰＵからの起動指令に基づいて、ＯＳロー
ダ、およびＯ８の各内容をメモリ４中に格納する。
以上のように、従来確立された順序即ちＩＰＬ、ＯＳロ
ーダ、およびＯ８の順序をくずさずに、ＩＭＰＬの手順
を挿入することによりシーケンシャルファイルであるＭ
ＴＵＩに格納し、ＣＰＵ３は単にこれらＩＭＰＬ、ＩＰ
Ｌ、ＯＳローダ、およびＯ５の各内容をローディングす
る起動指令をファイルアダプタ２に順次通知することに
より、当該ファイルアダプタ２はＭＴＵＩからＩＭＰＬ
。
ーダ、およびＯ８の順序をくずさずに、ＩＭＰＬの手順
を挿入することによりシーケンシャルファイルであるＭ
ＴＵＩに格納し、ＣＰＵ３は単にこれらＩＭＰＬ、ＩＰ
Ｌ、ＯＳローダ、およびＯ５の各内容をローディングす
る起動指令をファイルアダプタ２に順次通知することに
より、当該ファイルアダプタ２はＭＴＵＩからＩＭＰＬ
。
ＩＰＬ、ＯＳローダ、およびＯ８の各内容を読み出して
メモリ４中に順次格納することにより、！ＭＰＬ、、ｉ
ＰＬ、ＯＳローダ、およびＯ８を格納する媒体を同一に
し、かつＣＰＵ３からの制御を最小限にし、しかも汎用
性のある制御を可能としている。
メモリ４中に順次格納することにより、！ＭＰＬ、、ｉ
ＰＬ、ＯＳローダ、およびＯ８を格納する媒体を同一に
し、かつＣＰＵ３からの制御を最小限にし、しかも汎用
性のある制御を可能としている。
次に、第１図ないし第４図を用いて本発明の１実施例構
成および動作を詳細に説明する。
成および動作を詳細に説明する。
第１図において、ＭＴＵＩは、シーケンシャルファイル
であって、例えば第２図に示すように、フォーマントさ
れる。このフォーマントは、ＢＯＴ（ｂｅｇｉｎｎｔｎ
ｇ ｏｆ ｔａｐｅ ｍａｒｋｅｒ 、テープ始端マー
カ）から始まり、第１番目にＩＰＬ格納域、第２番目に
ＩＭＰＬ格納域、第３番目にＴＭ（テープマーカ）格納
域、第４番目にＯＳローダおよびＯ８格納域から構成さ
れている。第１番目のＩＰＬ格納域には、ＩＰＬの内容
が格納される。このＩＰＬの内容には、後述するように
、第４番目のＯＳローダおよびＯ８格納域に格納されて
いるｏＳローダおよびＯ８を読み出してメモリ４中に格
納するための制御情報などが格納されている。第２番目
のＩＭＰＬ格納域には、固定長の領域が複数個設けられ
、ＩＭＰＬの内容が夫々図示ＩＭＰＬ（１）ないしくｎ
ｌとして格納される。第３番目の７Ｍ格納域には、ＴＭ
（テープマーカ）が例えば１個格納される。これは、第
４番目のＯＳローダおよびＯ８格納域からＯＳローダお
よびＯＳの内容を読み出すために設けられている。第４
番目のＯＳローダおよびＯＳ格納域には、ＯＳローダお
よびＯＳの内容が夫々格納される。
であって、例えば第２図に示すように、フォーマントさ
れる。このフォーマントは、ＢＯＴ（ｂｅｇｉｎｎｔｎ
ｇ ｏｆ ｔａｐｅ ｍａｒｋｅｒ 、テープ始端マー
カ）から始まり、第１番目にＩＰＬ格納域、第２番目に
ＩＭＰＬ格納域、第３番目にＴＭ（テープマーカ）格納
域、第４番目にＯＳローダおよびＯ８格納域から構成さ
れている。第１番目のＩＰＬ格納域には、ＩＰＬの内容
が格納される。このＩＰＬの内容には、後述するように
、第４番目のＯＳローダおよびＯ８格納域に格納されて
いるｏＳローダおよびＯ８を読み出してメモリ４中に格
納するための制御情報などが格納されている。第２番目
のＩＭＰＬ格納域には、固定長の領域が複数個設けられ
、ＩＭＰＬの内容が夫々図示ＩＭＰＬ（１）ないしくｎ
ｌとして格納される。第３番目の７Ｍ格納域には、ＴＭ
（テープマーカ）が例えば１個格納される。これは、第
４番目のＯＳローダおよびＯ８格納域からＯＳローダお
よびＯＳの内容を読み出すために設けられている。第４
番目のＯＳローダおよびＯＳ格納域には、ＯＳローダお
よびＯＳの内容が夫々格納される。
尚、ＦＰＤ （フロッピィディスク装置）５およびＭＤ
Ｕ （マイクロディスク装置）６は、各種制御情報およ
びデータを格納するものである。ＡＣＲ（アダプタ２の
制御レジスタ）２−１は、ＣＰＵ３から通知された各種
制御情報を格納するものである。
Ｕ （マイクロディスク装置）６は、各種制御情報およ
びデータを格納するものである。ＡＣＲ（アダプタ２の
制御レジスタ）２−１は、ＣＰＵ３から通知された各種
制御情報を格納するものである。
次に、第３図を用いて第１図に示す構成の動作を詳細に
説明する。
説明する。
第３図において、第１段目の欄には、第２図を用いて説
明したフォーマット例に対応するＭＴブロック形式が模
式的に示されている。各段の左端には、ＣＰＵ３がファ
イルアダプタ２に対して発行するオペレーションが示さ
れている。ＣＰＵ３がこのオペレーションをファイルア
ダプタ２に対して発行することによって、以下説明する
ように、ＩＭＰＬ、ＩＰＬ、ＯＳローダ、およびＯＳの
内容が夫々メモリ４中にローディングされる。
明したフォーマット例に対応するＭＴブロック形式が模
式的に示されている。各段の左端には、ＣＰＵ３がファ
イルアダプタ２に対して発行するオペレーションが示さ
れている。ＣＰＵ３がこのオペレーションをファイルア
ダプタ２に対して発行することによって、以下説明する
ように、ＩＭＰＬ、ＩＰＬ、ＯＳローダ、およびＯＳの
内容が夫々メモリ４中にローディングされる。
ＣＰＵ３がファイルアダプタ２に対して第２段目に示す
ＳＩＭＰＬ（スタートＩＭＰＬ）を発行することにより
、図中■ないし■が実行される。
ＳＩＭＰＬ（スタートＩＭＰＬ）を発行することにより
、図中■ないし■が実行される。
図中■は、ＲＥＷ（＠戻し）を実行する状態を示す、こ
れは、ＭＴＵＩ中のテープの先頭即ちＢＯＴ信号が検出
される位置にテープを移動させることを意味している。
れは、ＭＴＵＩ中のテープの先頭即ちＢＯＴ信号が検出
される位置にテープを移動させることを意味している。
図中■は、ＳＰ（スキップ）する状態を示す。
これは、ＣＰＵ３から指令されたＩＭＰＬの内容が格納
されている位置までテープをスキップさせることを意味
している。
されている位置までテープをスキップさせることを意味
している。
図中■は、テープ中のＩＭＰＬ格納域からＩＭＰＬの内
容を順次指定されたｎブロック分だけ読み出して、メモ
リ４中のＩＭＰＬ格納域４−２に格納する状態を示す。
容を順次指定されたｎブロック分だけ読み出して、メモ
リ４中のＩＭＰＬ格納域４−２に格納する状態を示す。
図中■は、ＴＭ倍信号検出されたか否かを判別する状態
を示す、ＹＥＳの場合（図中■の位置まで読み出した場
合）には、既にＩＭＰＬ格納域からのＩＭＰＬの内容の
読み出しが終了したので、ＵＥ（ユニットエキセフシラ
ン）ステータス（装置例外の状態）で終了する。ＮＯの
場合には、ＢＣ（バイトカウント）が零であるか否かを
判別し、ＹＥＳの時（図中■の位置まで読み出されたと
カウントされた時）には図中■で正常終了する。ＮＯの
時にはいまだＩ Ｍ Ｐ Ｌ ６ｉ域のＤブロック分が
読みだされていないと判別されるので、継続して図中■
で読み出しを行う。
を示す、ＹＥＳの場合（図中■の位置まで読み出した場
合）には、既にＩＭＰＬ格納域からのＩＭＰＬの内容の
読み出しが終了したので、ＵＥ（ユニットエキセフシラ
ン）ステータス（装置例外の状態）で終了する。ＮＯの
場合には、ＢＣ（バイトカウント）が零であるか否かを
判別し、ＹＥＳの時（図中■の位置まで読み出されたと
カウントされた時）には図中■で正常終了する。ＮＯの
時にはいまだＩ Ｍ Ｐ Ｌ ６ｉ域のＤブロック分が
読みだされていないと判別されるので、継続して図中■
で読み出しを行う。
以上のように、ＣＰＵ３がオペレーション３１ＭＰＬを
ファイルアダプタ２に対して単に発行することにより、
ＭＴＵＩ中からＩＭＰＬの内容が読みだされてメモリ４
中のＩＭＰＬ格納域４−２中に格納される。ＣＰＵ３は
、当該格納したＩＭＰＬの内容を実行することにより、
次に説明する５ＩＰＬ（スタートＩＰＬ）の起動を行う
。
ファイルアダプタ２に対して単に発行することにより、
ＭＴＵＩ中からＩＭＰＬの内容が読みだされてメモリ４
中のＩＭＰＬ格納域４−２中に格納される。ＣＰＵ３は
、当該格納したＩＭＰＬの内容を実行することにより、
次に説明する５ＩＰＬ（スタートＩＰＬ）の起動を行う
。
ＣＰＵ３がファイルアダプタ２に対して第３段目に示す
５ＩＰＬを発行することにより、図中■および［相］が
実行される。
５ＩＰＬを発行することにより、図中■および［相］が
実行される。
図中■は、ＲＥＷを実行する状態を示す、これは、ＭＴ
ＵＩ中のテープの先頭即ちＢＯＴ信号が検出される位置
にテープを移動させることを意味している。
ＵＩ中のテープの先頭即ちＢＯＴ信号が検出される位置
にテープを移動させることを意味している。
図中０は、ＲＤ（読み出し）を行う状態を示す。
これは、テープ中の先頭（ＢＯＴ）に続いて設けられて
いるＩＰＬ格納域からＩＰＬの内容を読み出して、メモ
リ４中のＩＰＬ格納域４−１に格納することを意味して
いる。この格納したＩＰＬの内容中には、第３段目の横
巾に示すように、ＩＰＬ制御情報として、例えば［ＰＬ
パラメータ、ＤＣＢ（データコントロールブロック）
、ＲＥＷ。
いるＩＰＬ格納域からＩＰＬの内容を読み出して、メモ
リ４中のＩＰＬ格納域４−１に格納することを意味して
いる。この格納したＩＰＬの内容中には、第３段目の横
巾に示すように、ＩＰＬ制御情報として、例えば［ＰＬ
パラメータ、ＤＣＢ（データコントロールブロック）
、ＲＥＷ。
ＳＰ （Ｆ） 、およびＲＤ倍信号順次格納されている
。
。
以上のように、ＣＰＵ３がオペレーション５ＩＰＬをフ
ァイルアダプタ２に対して単に発行することにより、Ｍ
ＴＵＩの先頭部分から格納されているＩＰＬの内容が読
みだされてメモリ４中のＩＰＬ格納域４−１中に格納さ
れる。ＣＰＵ３は、当該格納したＩＰＬの内容中のコマ
ンドでファイルアダプタ２を次に説明するように起動す
る。
ァイルアダプタ２に対して単に発行することにより、Ｍ
ＴＵＩの先頭部分から格納されているＩＰＬの内容が読
みだされてメモリ４中のＩＰＬ格納域４−１中に格納さ
れる。ＣＰＵ３は、当該格納したＩＰＬの内容中のコマ
ンドでファイルアダプタ２を次に説明するように起動す
る。
ＣＰＵ３がファイルアダプタ２に対して第４段目に示す
１ｓｔ ５ＤＣＲ（スタート・デバイス・コントロー
ル・レジスタ）を発行することにより、図中■および０
が実行される。これは、第３段目の欄でオペレーション
５ＩＰＬによってメモリ４中のＩＰＬ格納域４−１に格
納されたＩＰＬ制御情報の図示５ＤＣＲの位置から記述
されている手順を実行することによって行われる。
１ｓｔ ５ＤＣＲ（スタート・デバイス・コントロー
ル・レジスタ）を発行することにより、図中■および０
が実行される。これは、第３段目の欄でオペレーション
５ＩＰＬによってメモリ４中のＩＰＬ格納域４−１に格
納されたＩＰＬ制御情報の図示５ＤＣＲの位置から記述
されている手順を実行することによって行われる。
図中■５Ｐ（Ｆ）は、スキップする状態を示す。
これは、ＴＭ（テープマーカ）が例えば１個検出される
位置まで、スキップすることを意味している。
位置まで、スキップすることを意味している。
図中ｏＲＤは、ＯＳローダを読み出してメモリ４中に格
納する状態を示す。
納する状態を示す。
図中Ｏないし■は、エラ一時に実行するりトライを示し
、ＩＰＬ格納域４−１に格納されたＩＰＬ制御情報の図
示ＩＪ ｌ−ライ時の５ＤＣＲの位置から記述されてい
る手順を実行することによって行われる。
、ＩＰＬ格納域４−１に格納されたＩＰＬ制御情報の図
示ＩＪ ｌ−ライ時の５ＤＣＲの位置から記述されてい
る手順を実行することによって行われる。
図中０ＲＥＷは、ＢＯＴが検出される位置にテープを巻
戻す状態を示す。
戻す状態を示す。
図中［相］ＳＰ （Ｆ）は、ＴＭが１個検出されるまで
スキップする状態を示す。
スキップする状態を示す。
図中■ＲＤは、ＯＳローダを読み出して、メモＩＪ ４
中に格納する状態を示す。
中に格納する状態を示す。
以上のように、ＣＰＵ３がオペレーション１ｓｔ ５
ＤＣＲをファイルアダプタ２に対して単に発行すること
により、ＭＴＵＩのＴＭに続いて格納されているＯＳロ
ーダが読みだされてメモリ４中に格納される。
ＤＣＲをファイルアダプタ２に対して単に発行すること
により、ＭＴＵＩのＴＭに続いて格納されているＯＳロ
ーダが読みだされてメモリ４中に格納される。
次に、ＣＰＵ３がファイルアダプタ２に対して第５段目
に示す２ｎｄ ５ＤＣＲを発行することにより、図中
［相］ＲＤが実行され、Ｏ８が読みだされて、メモリ４
中に格納される。
に示す２ｎｄ ５ＤＣＲを発行することにより、図中
［相］ＲＤが実行され、Ｏ８が読みだされて、メモリ４
中に格納される。
以上説明したように、ＣＰＵ３がＳＩＭＰＬなどのオペ
レーションをファイルアダプタ２に対して単に発行する
ことにより、ファイルアダプタ２は当該ファイルアダプ
タ２内に予め設定した手順に従ってシーケンシャルファ
イルであるＭＴＵＩ内に格納されているＩＭＰＬ、ＩＰ
Ｌ、ＯＳローダおよびＯＳなどの各内容を順次メモリ（
主記憶装置）４中にローディングすることが可能となる
。
レーションをファイルアダプタ２に対して単に発行する
ことにより、ファイルアダプタ２は当該ファイルアダプ
タ２内に予め設定した手順に従ってシーケンシャルファ
イルであるＭＴＵＩ内に格納されているＩＭＰＬ、ＩＰ
Ｌ、ＯＳローダおよびＯＳなどの各内容を順次メモリ（
主記憶装置）４中にローディングすることが可能となる
。
第４図はＩＰＬＩｌ［ｌ情報フォーマット例を示す。
第４図（イ）図中左端のＣＲＭＴ （カートリッジＭＴ
）に対しては、第４図（ロ）に示すように、ＤＣＷＩな
いしＤＣＷ３に対してＲｅｗｉｎｄ （巻戻し）、５ｐ
ａｃｅ （Ｆ） （スキップファイルマーク）、お
よびＲｅａｄ （読み出し）を行う制御情報が夫々格納
される。また、第４図（イ）図中ＭＤＵ／ＦＰＤ （マ
イクロディスク装置／フロッピィディスク装置）に対し
ては、第４図（ロ）に示すように、ＤＣＷＩおよびＤＣ
Ｗ２に対してＲｅｚｅｒｃ Ｕｎｉｔ （ヘッドをホ
ームボジシッンに戻す）、およびＲｅａｄ（５ｍみ出し
）を行う制ｔ’Ｂ情報が夫々格納される。
）に対しては、第４図（ロ）に示すように、ＤＣＷＩな
いしＤＣＷ３に対してＲｅｗｉｎｄ （巻戻し）、５ｐ
ａｃｅ （Ｆ） （スキップファイルマーク）、お
よびＲｅａｄ （読み出し）を行う制御情報が夫々格納
される。また、第４図（イ）図中ＭＤＵ／ＦＰＤ （マ
イクロディスク装置／フロッピィディスク装置）に対し
ては、第４図（ロ）に示すように、ＤＣＷＩおよびＤＣ
Ｗ２に対してＲｅｚｅｒｃ Ｕｎｉｔ （ヘッドをホ
ームボジシッンに戻す）、およびＲｅａｄ（５ｍみ出し
）を行う制ｔ’Ｂ情報が夫々格納される。
以上説明したように、本発明によれば、シーケンシャル
ファイルの先頭部分から順にＩＰＬ格納域、ＩＭＰＬ格
納域、ＯＳローダ格納域およびＯＳ格納域を少なくとも
設け、ＣＰＵからのＳＩＭＰＬなどの指令に基づいてフ
ァイルアダプタがこのシーケンシャ１１７丁イルからＩ
ＭＰＬ、ＩＰＬ。
ファイルの先頭部分から順にＩＰＬ格納域、ＩＭＰＬ格
納域、ＯＳローダ格納域およびＯＳ格納域を少なくとも
設け、ＣＰＵからのＳＩＭＰＬなどの指令に基づいてフ
ァイルアダプタがこのシーケンシャ１１７丁イルからＩ
ＭＰＬ、ＩＰＬ。
ＯＳローダ、およびＯ８の各内容を順次読み出して主記
憶装置に格納する構成を採用しているため、ＣＰＵのＩ
ＭＰＬおよびＯＳの各内容を同一の媒体に格納し、かつ
ＣＰ（Ｊからの制御を最小限にすることができる。更に
、汎用的な制御によってシーケンシャルファイル中に格
納されているＩ Ｍ ＰＬ、Ｉ ＰＬ、ＯＳローダ、お
よびＯＳの各内容を主記憶装置にローディングする構成
を採用しているため、ＣＰＵの機能の追加変更の拡張性
に優れ、かつシステムのインストール作業およびバック
アップを迅速に実行することができる。
憶装置に格納する構成を採用しているため、ＣＰＵのＩ
ＭＰＬおよびＯＳの各内容を同一の媒体に格納し、かつ
ＣＰ（Ｊからの制御を最小限にすることができる。更に
、汎用的な制御によってシーケンシャルファイル中に格
納されているＩ Ｍ ＰＬ、Ｉ ＰＬ、ＯＳローダ、お
よびＯＳの各内容を主記憶装置にローディングする構成
を採用しているため、ＣＰＵの機能の追加変更の拡張性
に優れ、かつシステムのインストール作業およびバック
アップを迅速に実行することができる。
第１図は本発明の１実施例構成図、第２図はシーケンシ
ャルファイルにおけるフォーマント例、第３図は本発明
の動作説明図、第４図はｒＰＬ制御情報フォーマット例
を示す。 図中、１はＭＴＵ、２はファイルアダプタ、２−１はＡ
ＣＲ１３はＣＰＵ、３−１はＲＯＭ、４はメモリ、４−
１はＩＰＬ格納域、４−２はＩＭＰＬ格納域を表す。 特許出願人 パナファコム株式会社 代理人弁理士 森１）寛（外１名） 寥 ｊ 図 シシヒンンＹ１し々−ｆｌＬ／ ／： ％ ｉ’７’り
ろ一マ・／ト子町察 ２ 図 （Ｋ７） ＩＰＬ倍す御す１ｇフォーマ・ソトイダｊ層５ ４
図
ャルファイルにおけるフォーマント例、第３図は本発明
の動作説明図、第４図はｒＰＬ制御情報フォーマット例
を示す。 図中、１はＭＴＵ、２はファイルアダプタ、２−１はＡ
ＣＲ１３はＣＰＵ、３−１はＲＯＭ、４はメモリ、４−
１はＩＰＬ格納域、４−２はＩＭＰＬ格納域を表す。 特許出願人 パナファコム株式会社 代理人弁理士 森１）寛（外１名） 寥 ｊ 図 シシヒンンＹ１し々−ｆｌＬ／ ／： ％ ｉ’７’り
ろ一マ・／ト子町察 ２ 図 （Ｋ７） ＩＰＬ倍す御す１ｇフォーマ・ソトイダｊ層５ ４
図
Claims (1)
- 【特許請求の範囲】 シーケンシャルファイルからプログラムをローディング
するプログラムローディング制御方式において、 先頭部分から順にイニシャルプログラムローディング（
以下ＩＰＬという）格納域、イニシャルマイクロプログ
ラムローディング（以下ＩＭＰＬという）格納域、オペ
レーティングシステムローダ（以下ＯＳローダ）格納域
およびオペレーティングシステム（以下ＯＳという）格
納域を少なくとも設けたシーケンシャルファイル（１）
と、ＣＰＵからの指令に基づいてこのシーケンシャルフ
ァイル（１）からＩＭＰＬ、ＩＰＬ、ＯＳローダ、およ
びＯＳの各内容を順次読み出して記憶装置に格納するフ
ァイルアダプタ（２）とを備えたことを特徴とするプロ
グラムローディング制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9382186A JPS62249254A (ja) | 1986-04-23 | 1986-04-23 | プログラムロ−デイング制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9382186A JPS62249254A (ja) | 1986-04-23 | 1986-04-23 | プログラムロ−デイング制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62249254A true JPS62249254A (ja) | 1987-10-30 |
Family
ID=14093061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9382186A Pending JPS62249254A (ja) | 1986-04-23 | 1986-04-23 | プログラムロ−デイング制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62249254A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178944A (ja) * | 1974-12-31 | 1976-07-09 | Fujitsu Ltd | |
| JPS5621215A (en) * | 1979-07-30 | 1981-02-27 | Fujitsu Ltd | Loading system |
-
1986
- 1986-04-23 JP JP9382186A patent/JPS62249254A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178944A (ja) * | 1974-12-31 | 1976-07-09 | Fujitsu Ltd | |
| JPS5621215A (en) * | 1979-07-30 | 1981-02-27 | Fujitsu Ltd | Loading system |
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