JPS62249480A - 密着型イメ−ジ素子の作製方法 - Google Patents
密着型イメ−ジ素子の作製方法Info
- Publication number
- JPS62249480A JPS62249480A JP61094299A JP9429986A JPS62249480A JP S62249480 A JPS62249480 A JP S62249480A JP 61094299 A JP61094299 A JP 61094299A JP 9429986 A JP9429986 A JP 9429986A JP S62249480 A JPS62249480 A JP S62249480A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- layer
- etching rate
- photoconductive film
- exposed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/191—Photoconductor image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業」二の利用分野〉
この発明は、リフトオフ法による密告型イメージ素子の
作製方法に関する。
作製方法に関する。
〈従来の技術〉
現在、長尺のイメージ素子を作るための光導電材料とし
て、非晶質シリコン薄膜等が提案されているが、信号電
流が微弱なため、Ｍ積型の読出し方式が採用されている
。この方式に於ては高速化のためには、画素選択のため
のスイッチかｌ対ｌ対応型となり、スイッチ数の点で不
利となりコストアップとなる。
て、非晶質シリコン薄膜等が提案されているが、信号電
流が微弱なため、Ｍ積型の読出し方式が採用されている
。この方式に於ては高速化のためには、画素選択のため
のスイッチかｌ対ｌ対応型となり、スイッチ数の点で不
利となりコストアップとなる。
一方、ＣｄＳ、ＣｄＳｅなどの光導電膜を用いた密着型
イメージセンサは充分高い信号出力か得られるため実時
間型の読み取り方式を用いろことができ、マトリックス
型駆動が可能となり、スイノヂ素子の低減という大きな
利点を有している。
イメージセンサは充分高い信号出力か得られるため実時
間型の読み取り方式を用いろことができ、マトリックス
型駆動が可能となり、スイノヂ素子の低減という大きな
利点を有している。
〈発明か解決しようとする問題点〉
しかしながら、上記のＣｄＳ、ＣｄＳｅ等の光導７ｒｉ
膜を真空蒸着法で作製する場合には、化学量論的組成か
らのずれが製造条件によって変化するため、再現性が得
がたいという大きな欠点を何している。また、焼結によ
り光導電膜を作製する場合には、あらかじめ基板上に？
Ｔｔ極バクーンを形成した後、この上に光導電膜を焼結
により形成する作製法では、電極（オ料は耐熱性か高（
、後の活性化処理の雰囲気に耐えるらのではなくてはな
らず、また光導電膜と電極とのコンタクト状態を良好に
するのは難しい。また真空蒸着法により形成された光導
電膜は、ガラス基板との段差が急峻であるため、リフト
オフ法で電極を形成するのは錐しく、光導電膜と基板と
の境界部で電極が切断され、外部回路との電気的接続が
できなくなる等の種々の問題点がある。またクロロベン
ゼン等を用いたりフトオフ法てはクロロベンゼンが有毒
であるため扱いにくい。またコスト高となる。
膜を真空蒸着法で作製する場合には、化学量論的組成か
らのずれが製造条件によって変化するため、再現性が得
がたいという大きな欠点を何している。また、焼結によ
り光導電膜を作製する場合には、あらかじめ基板上に？
Ｔｔ極バクーンを形成した後、この上に光導電膜を焼結
により形成する作製法では、電極（オ料は耐熱性か高（
、後の活性化処理の雰囲気に耐えるらのではなくてはな
らず、また光導電膜と電極とのコンタクト状態を良好に
するのは難しい。また真空蒸着法により形成された光導
電膜は、ガラス基板との段差が急峻であるため、リフト
オフ法で電極を形成するのは錐しく、光導電膜と基板と
の境界部で電極が切断され、外部回路との電気的接続が
できなくなる等の種々の問題点がある。またクロロベン
ゼン等を用いたりフトオフ法てはクロロベンゼンが有毒
であるため扱いにくい。またコスト高となる。
本発明は従来の光電変換素子作製上の種々の問題点に鑑
みて創案されたものであり、例えば−次元密着型イメー
ジ素子を歩留まりよく、量産性よく低コストに作製し得
る密着型イメージ素子の作製方法を提供することを目的
としたものである。
みて創案されたものであり、例えば−次元密着型イメー
ジ素子を歩留まりよく、量産性よく低コストに作製し得
る密着型イメージ素子の作製方法を提供することを目的
としたものである。
く問題点を解決するための手段〉
本発明は、光導電体の抵抗変化を利用して、光学情報を
その光強度に応じて電気信号に変換する光電変換素子を
製造するに際し、化学析出法にて作製されたＣｄを含む
ＩＩ−Ｖｌ族化合物半導体の単体もしくは２種以上の■
−〜１族化合物扮体からなる先導電体ペーストを絶縁性
堰板上に、例えばスクリーン印刷で塗布、焼成して、例
えば７さ１〜１０μｍ、面粗度０．２〜１μｍの順テー
パ形状を有する光導電膜を形成し、この光導電膜上にリ
フトオフ法により対向型電極を形成するようにしている
。上記先導電膜は具体的には例えばＣｄＳｅ単体もしく
はＣｄＳｅを含む光導電材料から成る。この光導電膜を
形成するＣｄＳｅ単体もしくはＣｄＳｅを含む光導電材
料は、例えば化学的析出法によって析出させた平均粒子
径０゜２μＲのＣｄＳｅ生粉や平均粒子径０．１μｌの
ＣｄＳ生粉をＣｕ ＣＱ ２および／あるいはＡｇＣＱ
を０．１−１モル％不純物として添加し、不活性ガス雰
囲気中で６００℃〜８００°Ｃで３０〜６０分間焼成し
、活性化処理を施し、光導電性を付与したものを用いろ
ようにしている。上記のＣｄＳｅ単体もしくはＣｄＳｅ
を含むＣｄＳｅ系光導電材料を用いて、例えば厚さ４〜
１０μｌ、面粗度０．２〜１ｊｌｊ！、順テーパーの形
状に形成された光導電膜上に、レジストを第１層と第２
店の２層をコーティングし、リフトオフ法を用いて電極
を形成する。この第２層のレジストは第１層のレジスト
を全面露光した後にコーティングする。この第１層と第
２層の露光債の違いによりエツチングレートが異なり、
レジストはオーバーハング状にエツチングされる。電極
材料は例えば、Ｔｉ 、Ｔａ 、Ｍｏあるいはこれらの
うちの二種以上の合金を用い、絶縁性基板として例えば
パイレックスガラス基板、アルミナ基板等を用いる。
その光強度に応じて電気信号に変換する光電変換素子を
製造するに際し、化学析出法にて作製されたＣｄを含む
ＩＩ−Ｖｌ族化合物半導体の単体もしくは２種以上の■
−〜１族化合物扮体からなる先導電体ペーストを絶縁性
堰板上に、例えばスクリーン印刷で塗布、焼成して、例
えば７さ１〜１０μｍ、面粗度０．２〜１μｍの順テー
パ形状を有する光導電膜を形成し、この光導電膜上にリ
フトオフ法により対向型電極を形成するようにしている
。上記先導電膜は具体的には例えばＣｄＳｅ単体もしく
はＣｄＳｅを含む光導電材料から成る。この光導電膜を
形成するＣｄＳｅ単体もしくはＣｄＳｅを含む光導電材
料は、例えば化学的析出法によって析出させた平均粒子
径０゜２μＲのＣｄＳｅ生粉や平均粒子径０．１μｌの
ＣｄＳ生粉をＣｕ ＣＱ ２および／あるいはＡｇＣＱ
を０．１−１モル％不純物として添加し、不活性ガス雰
囲気中で６００℃〜８００°Ｃで３０〜６０分間焼成し
、活性化処理を施し、光導電性を付与したものを用いろ
ようにしている。上記のＣｄＳｅ単体もしくはＣｄＳｅ
を含むＣｄＳｅ系光導電材料を用いて、例えば厚さ４〜
１０μｌ、面粗度０．２〜１ｊｌｊ！、順テーパーの形
状に形成された光導電膜上に、レジストを第１層と第２
店の２層をコーティングし、リフトオフ法を用いて電極
を形成する。この第２層のレジストは第１層のレジスト
を全面露光した後にコーティングする。この第１層と第
２層の露光債の違いによりエツチングレートが異なり、
レジストはオーバーハング状にエツチングされる。電極
材料は例えば、Ｔｉ 、Ｔａ 、Ｍｏあるいはこれらの
うちの二種以上の合金を用い、絶縁性基板として例えば
パイレックスガラス基板、アルミナ基板等を用いる。
〈作 用〉
上記した本発明の密着型イメージ素子の作製方法では、
光導電ペーストを基板上に塗布し、焼成して順テーパ形
状の光導電膜を作製し、かつ電極をリフトオフ法によっ
て形成しているため、光導電膜がエッヂヤントにさらさ
れず、光導電膜端部での断線が生じないため素子形成が
容易となり、またレジストパターンら２βコーテイング
にして第１層目は全面露光しているため、第１層と第２
層のエツチングレートの差によりレジストの断面形状を
逆テーパー状にする再現性が良好であり、リフトオフが
安定化し、量産性が高く、低コスト化が可能となる。
光導電ペーストを基板上に塗布し、焼成して順テーパ形
状の光導電膜を作製し、かつ電極をリフトオフ法によっ
て形成しているため、光導電膜がエッヂヤントにさらさ
れず、光導電膜端部での断線が生じないため素子形成が
容易となり、またレジストパターンら２βコーテイング
にして第１層目は全面露光しているため、第１層と第２
層のエツチングレートの差によりレジストの断面形状を
逆テーパー状にする再現性が良好であり、リフトオフが
安定化し、量産性が高く、低コスト化が可能となる。
〈実施例〉
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、本発明の一実施例により作製された密着型イ
メージ素子の構造を示すものであり、同図（ａ）は上面
図、同図（ｂ）は断面図である。第１図（ａ）及び（ｂ
）において、１１は絶縁性基板、１２は共通電極、１５
は絶縁層、１６はマトリックス配線であり、密着型イメ
ージ素子は絶縁性基板１１に設けられた共通電極１２、
光導電膜１３及びストライブ状に加工した個別７ｒｌ極
１４がら構成され、複数個づつブロックに分割されてお
り、個別電極１４はマトリックス配線１６により、各対
応する電極同士接続される。
メージ素子の構造を示すものであり、同図（ａ）は上面
図、同図（ｂ）は断面図である。第１図（ａ）及び（ｂ
）において、１１は絶縁性基板、１２は共通電極、１５
は絶縁層、１６はマトリックス配線であり、密着型イメ
ージ素子は絶縁性基板１１に設けられた共通電極１２、
光導電膜１３及びストライブ状に加工した個別７ｒｌ極
１４がら構成され、複数個づつブロックに分割されてお
り、個別電極１４はマトリックス配線１６により、各対
応する電極同士接続される。
第２図は本発明により作製された密着型イメージ素子の
堰本回路構成例を示す図であり、同図においてＲｚ、
Ｒ＋ｔ、 ・・、 Ｒ＋ｍ＋ ｎ２１． Ｒｔｚ、
”’＋Ｒ２ｍ、−、Ｒｎ、、 Ｒｎ２．−、 Ｒｎｍは
光導電体、Ｃ１゜Ｃ７，・・、Ｃｎは共通スイッチ、！
、、Ｉ、、Ｉ３゜・・、Ｔｍは個別スイッチ、Ｅは電源
、ＲＬは負荷ｊ入坑である。次に、更に詳細に本発明に
係る密着型イメージ素子の作製工程を第３図の工程図と
共に説明する。
堰本回路構成例を示す図であり、同図においてＲｚ、
Ｒ＋ｔ、 ・・、 Ｒ＋ｍ＋ ｎ２１． Ｒｔｚ、
”’＋Ｒ２ｍ、−、Ｒｎ、、 Ｒｎ２．−、 Ｒｎｍは
光導電体、Ｃ１゜Ｃ７，・・、Ｃｎは共通スイッチ、！
、、Ｉ、、Ｉ３゜・・、Ｔｍは個別スイッチ、Ｅは電源
、ＲＬは負荷ｊ入坑である。次に、更に詳細に本発明に
係る密着型イメージ素子の作製工程を第３図の工程図と
共に説明する。
まず、あらかじめ活性化処理を施した位径が０２〜２μ
Ｊｌ（例えば平均粒子径約１μＭ）のＣｄＳ ｅ微結晶
粉ＣＣｕＣＱｘ Ｏ，４モル％ドープ、Ｎ、雰囲気８０
０°Ｃて処理）にＣｄＳ 微結晶粉を２０モル％混合し
、この粉体にＣｄＣｌ２，４．５モル％、及び粘度調整
のためのエチレングリコールを適当量添加し、サンドグ
ラインダー中で混合作製した。
Ｊｌ（例えば平均粒子径約１μＭ）のＣｄＳ ｅ微結晶
粉ＣＣｕＣＱｘ Ｏ，４モル％ドープ、Ｎ、雰囲気８０
０°Ｃて処理）にＣｄＳ 微結晶粉を２０モル％混合し
、この粉体にＣｄＣｌ２，４．５モル％、及び粘度調整
のためのエチレングリコールを適当量添加し、サンドグ
ラインダー中で混合作製した。
この光導電体ペーストを第３図（ａ）に示すように、コ
ーニング社製＃７０５９ガラス基板３１にスクリーン印
刷により約ｌＯμ肩の厚さに塗布して光導電膜３２を形
成し、Ｎ２雰囲気中で１００℃Ｘ１時間、３００℃Ｘ１
時間、引き続き４７０’ＣＸ２時間の熱処理を施し、微
結晶粒を焼結し、成長させた。焼成後の膜厚は約５μ貫
、粗度０゜３μｍて約２０°程度のゆるやかな順テーパ
ーの膜を形成した。次に、第３図（ｂ）に示すように、
堰板３１上及び光導電膜３２上に第１石レジスト３３を
約３μ肩厚にコーティングし、Ｎ２中て乾燥さ仕た後、
ＵＶ光（紫外線）にて全面露光した。さらに、この上に
第３図（ｃ）に示すように第２居レジスト３４を約１μ
肩厚にコーティングした後、所定のパターンを露光し、
現像して第１層レジスト３３と第２層レジスト３４との
エツチングレートの差により第３図（ｄ）に示すように
オーバーハング状の断面形状をもつレジストパターン３
５を形成した。次に、ＴｉをＤＣ（直流）スパッタ法に
より約７０００人着膜し、アセトノ中で超音波を用いて
レジスト及びレジスト上のＴｉを剥離し、第３図（ｅ）
に示すように画素部３６（線密度８本／ｍｍ）及びマト
リックス下部配線３７を形成した。
ーニング社製＃７０５９ガラス基板３１にスクリーン印
刷により約ｌＯμ肩の厚さに塗布して光導電膜３２を形
成し、Ｎ２雰囲気中で１００℃Ｘ１時間、３００℃Ｘ１
時間、引き続き４７０’ＣＸ２時間の熱処理を施し、微
結晶粒を焼結し、成長させた。焼成後の膜厚は約５μ貫
、粗度０゜３μｍて約２０°程度のゆるやかな順テーパ
ーの膜を形成した。次に、第３図（ｂ）に示すように、
堰板３１上及び光導電膜３２上に第１石レジスト３３を
約３μ肩厚にコーティングし、Ｎ２中て乾燥さ仕た後、
ＵＶ光（紫外線）にて全面露光した。さらに、この上に
第３図（ｃ）に示すように第２居レジスト３４を約１μ
肩厚にコーティングした後、所定のパターンを露光し、
現像して第１層レジスト３３と第２層レジスト３４との
エツチングレートの差により第３図（ｄ）に示すように
オーバーハング状の断面形状をもつレジストパターン３
５を形成した。次に、ＴｉをＤＣ（直流）スパッタ法に
より約７０００人着膜し、アセトノ中で超音波を用いて
レジスト及びレジスト上のＴｉを剥離し、第３図（ｅ）
に示すように画素部３６（線密度８本／ｍｍ）及びマト
リックス下部配線３７を形成した。
このように第１層３３と第２層３４からなるレジストパ
ターンを用い、第１層３３を全面露光したので、第１層
３３と第２層３４とのエツチングレートの差により、レ
ジストはオーバーハング状になり、リフトオフが安定化
される。
ターンを用い、第１層３３を全面露光したので、第１層
３３と第２層３４とのエツチングレートの差により、レ
ジストはオーバーハング状になり、リフトオフが安定化
される。
この後、画素部３６及びマトリックス配線部３７に図示
しないがポリイミド膜をコーティング（〜７μｆｆ）ｌ
、た後、通常のフォトリソグラフィ法を用いてコンタク
トホールを形成した。その後、上部配線部形成のため、
ＤＣスパッタ法により、Ａ（！ 、Ｔｉ 、ＮｉＣｕを
各々２０００人、３０００人、１００００人着膜し、通
常のフォトリソグラフィ法を用いて、上部配線を形成し
、１７２８画素からなる素子を作製した。
しないがポリイミド膜をコーティング（〜７μｆｆ）ｌ
、た後、通常のフォトリソグラフィ法を用いてコンタク
トホールを形成した。その後、上部配線部形成のため、
ＤＣスパッタ法により、Ａ（！ 、Ｔｉ 、ＮｉＣｕを
各々２０００人、３０００人、１００００人着膜し、通
常のフォトリソグラフィ法を用いて、上部配線を形成し
、１７２８画素からなる素子を作製した。
上記の方法で作製した素子はバイアス電圧１２Ｖ、波長
６９５ｎｍ、１６００ ｍＷ／ｃｍ’の入射光に対して
０．６ｍＡの信号電流を読み取ることができ、各画素間
の均一性も±ｌＯ％と安定したものが得られた。
６９５ｎｍ、１６００ ｍＷ／ｃｍ’の入射光に対して
０．６ｍＡの信号電流を読み取ることができ、各画素間
の均一性も±ｌＯ％と安定したものが得られた。
さらに光応答速度は２ ｍ５ｅｃ以下と優れた応答性を
示し、実時間型読み取り方式で、高速の密着型イメージ
センサの作製が可能となった。
示し、実時間型読み取り方式で、高速の密着型イメージ
センサの作製が可能となった。
上記実施例では、電極子オとしてＴｉを用いたがＴａ、
ＭｏあるいはＴｉ 、Ｔａ、Ｍｏの２種以上の合金を用
いてもよい。これらの電極材料は電極形成時の基板温度
が１００℃以下であっても、パイレックスガラスやアル
ミナ等の基板、光導電膜との密着性が良好であり、リフ
トオ）法による電極形成が可能である。
ＭｏあるいはＴｉ 、Ｔａ、Ｍｏの２種以上の合金を用
いてもよい。これらの電極材料は電極形成時の基板温度
が１００℃以下であっても、パイレックスガラスやアル
ミナ等の基板、光導電膜との密着性が良好であり、リフ
トオ）法による電極形成が可能である。
〈発明の効果〉
以上のように、本発明は、絶縁性基板上に先導電体ペー
ストを塗布し、焼成して、密着型イメージ素子を作製す
るようにしているため、量産性に優れている。また、光
導電膜形成後にリフトオフ法により電極形成を行ってお
り、またレジストパターンは第１層と第２眉からなり、
第１層を全面露光して、第１層と第２層のエツチングレ
ートの差により、レジストをオーバーハング状にエツチ
ングしているため、電極形成の歩留まりがよく、簡単な
方法であることから、低コストの密着型イメージ素子が
得られる。
ストを塗布し、焼成して、密着型イメージ素子を作製す
るようにしているため、量産性に優れている。また、光
導電膜形成後にリフトオフ法により電極形成を行ってお
り、またレジストパターンは第１層と第２眉からなり、
第１層を全面露光して、第１層と第２層のエツチングレ
ートの差により、レジストをオーバーハング状にエツチ
ングしているため、電極形成の歩留まりがよく、簡単な
方法であることから、低コストの密着型イメージ素子が
得られる。
第１図は本発明により作製される密着型イメージ素子の
構造を示す図てあり、第１図（ａ）は上面図、第１図（
ｂ）は断面図、第２図は本発明により作製された密着型
イメーノ素子の基本回路構成例を示す図、第３図（ａ）
、 （ｂ） 、 （ｃ） 、 （ｄ） 、 （ｅ）は
リフトオフ工程を示す図である。 ＋１・・絶縁性基板、 １２ ・共通電極、 １３
光導電膜、 １４ 個別電極、 １５ 絶縁１ｚ、
１６ マトリックス配線、 ３１ ・絶縁性基板、３
２ 光専電膜、 ３３・第１層レジスト、３４ 第２層
レジスト、 ３５ レジストパターン、 ３６ 上
部配線、 ３７−・−マトリックス下部配線。
構造を示す図てあり、第１図（ａ）は上面図、第１図（
ｂ）は断面図、第２図は本発明により作製された密着型
イメーノ素子の基本回路構成例を示す図、第３図（ａ）
、 （ｂ） 、 （ｃ） 、 （ｄ） 、 （ｅ）は
リフトオフ工程を示す図である。 ＋１・・絶縁性基板、 １２ ・共通電極、 １３
光導電膜、 １４ 個別電極、 １５ 絶縁１ｚ、
１６ マトリックス配線、 ３１ ・絶縁性基板、３
２ 光専電膜、 ３３・第１層レジスト、３４ 第２層
レジスト、 ３５ レジストパターン、 ３６ 上
部配線、 ３７−・−マトリックス下部配線。
Claims (1)
- （１）化学析出にて作製されたＣｄを含むII−VI族化合
物半導体の単体もしくは２種以上のII−VI族化合物粉体
からなる光導電体ペーストを絶縁性基板上に塗布、焼成
して、順テーパ形状の光導電膜を形成し、リフトオフ法
により対向型電極を形成する密着型イメージ素子の作製
方法であって、電極形成の際のレジストパターンはレジ
ストを第１層と第２層とからなる２層にコーティングし
てなり、第２層のレジストは、第１層のレジストを全面
露光した後塗布したことを特徴とする密着型イメージ素
子の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61094299A JPS62249480A (ja) | 1986-04-22 | 1986-04-22 | 密着型イメ−ジ素子の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61094299A JPS62249480A (ja) | 1986-04-22 | 1986-04-22 | 密着型イメ−ジ素子の作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62249480A true JPS62249480A (ja) | 1987-10-30 |
Family
ID=14106389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61094299A Pending JPS62249480A (ja) | 1986-04-22 | 1986-04-22 | 密着型イメ−ジ素子の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62249480A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011146603A (ja) * | 2010-01-15 | 2011-07-28 | Sumitomo Electric Ind Ltd | 検出装置、受光素子アレイ、電子機器、およびこれらの製造方法 |
-
1986
- 1986-04-22 JP JP61094299A patent/JPS62249480A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011146603A (ja) * | 2010-01-15 | 2011-07-28 | Sumitomo Electric Ind Ltd | 検出装置、受光素子アレイ、電子機器、およびこれらの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0222668B1 (fr) | Procédé de fabrication par gravure en escalier d'un transistor en couches minces à grille auto-alignée par rapport au drain et à la source de celui-ci et transistor obtenu par ce procédé | |
| US4766085A (en) | Method of manufacturing contact type one-dimensional image sensor | |
| JPS62249480A (ja) | 密着型イメ−ジ素子の作製方法 | |
| EP0047651B1 (en) | Method of producing image sensor | |
| JPS6235564A (ja) | 光電変換素子の作製方法 | |
| JPS60219522A (ja) | フオトセンサ | |
| JPS6370565A (ja) | イメ−ジ素子 | |
| JPS61189674A (ja) | 光導電膜の作製方法 | |
| JPH05167090A (ja) | 太陽電池の製造方法 | |
| JPS6233455A (ja) | 密着型一次元イメ−ジ素子の製造方法 | |
| JPS629668A (ja) | 光電変換素子 | |
| JPS61185967A (ja) | 密着型イメ−ジ素子 | |
| JPS61181159A (ja) | 密着型イメ−ジ素子 | |
| US3862858A (en) | Method of making field effect layers | |
| JPS6265483A (ja) | 光導電素子 | |
| JPS62165974A (ja) | 密着型イメ−ジ素子 | |
| JPS6130070A (ja) | フオトセンサ | |
| JPS5586172A (en) | Manufacture of semiconductor pickup device | |
| JPH03234061A (ja) | 受光素子の製造方法 | |
| JPH0374884A (ja) | 薄膜光電変換素子の製造方法 | |
| JPS61184870A (ja) | 密着型イメ−ジ素子 | |
| JP2003258321A (ja) | シート型β−ＦｅＳｉ２素子 | |
| JPH054824B2 (ja) | ||
| JPH0434861B2 (ja) | ||
| JPS6265484A (ja) | 光電変換素子の作製方法 |