JPS6225217B2 - - Google Patents
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- Publication number
- JPS6225217B2 JPS6225217B2 JP57088991A JP8899182A JPS6225217B2 JP S6225217 B2 JPS6225217 B2 JP S6225217B2 JP 57088991 A JP57088991 A JP 57088991A JP 8899182 A JP8899182 A JP 8899182A JP S6225217 B2 JPS6225217 B2 JP S6225217B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- internal
- memory access
- access request
- direct memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Multi Processors (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明は１チツプマイクロコンピユータに関
し、特に内部メモリに対して外部とデータの入出
力を内部レジスタを介さずに行なうことを可能と
したメモリ内蔵型１チツプマイクロコンピユータ
に関する。
し、特に内部メモリに対して外部とデータの入出
力を内部レジスタを介さずに行なうことを可能と
したメモリ内蔵型１チツプマイクロコンピユータ
に関する。
従来、マイクロコンピユータにはメモリを内蔵
しないものと内蔵しているものとがあり、それぞ
れの性能に応じた使い分けがなされている。
しないものと内蔵しているものとがあり、それぞ
れの性能に応じた使い分けがなされている。
第１図は従来のメモリ非内蔵型マイクロコンピ
ユータの一例のブロツク図である。
ユータの一例のブロツク図である。
CPU１はROM，RAM等のメモリを内蔵してい
ない。DMA（ダイレクト・メモリ・アクセス）
コントローラ３によりホールド・リクエスト信号
HRQがCPU１に出力され、CPU１がホールド状
態、つまりアドレスバス２５、データバス６を
CPU１の制御下より切り離し、解除するとCPU
１はホールド・リクエストを認め、CPU１がホ
ールド状態となつたことを示すHLDA信号を
DMAコントローラ３へ返し、DMAコントローラ
３は外部メモリ同志、例えばシステムRAM２と
デイスクメモリ４間でDMA転送を行ない結果と
して高速でメモリ間データ転送を行なうことがで
きる。
ない。DMA（ダイレクト・メモリ・アクセス）
コントローラ３によりホールド・リクエスト信号
HRQがCPU１に出力され、CPU１がホールド状
態、つまりアドレスバス２５、データバス６を
CPU１の制御下より切り離し、解除するとCPU
１はホールド・リクエストを認め、CPU１がホ
ールド状態となつたことを示すHLDA信号を
DMAコントローラ３へ返し、DMAコントローラ
３は外部メモリ同志、例えばシステムRAM２と
デイスクメモリ４間でDMA転送を行ない結果と
して高速でメモリ間データ転送を行なうことがで
きる。
第２図は従来のメモリ内蔵型１チツプマイクロ
コンピユータの一例のブロツク図である。
コンピユータの一例のブロツク図である。
HOLD端子にホールド・リクエスト信号HRQ
信号が入力されると内部バスはアドレスバス２
１，データバス２３共に外部バスとは切り離さ
れ、あたかも単なるCPUとして存在していたの
と同様に内部メモリ１７，１８は外部との連絡を
絶たれてしまい、DMA転送の対象とされるメモ
リになることはできないという欠点があつた。
信号が入力されると内部バスはアドレスバス２
１，データバス２３共に外部バスとは切り離さ
れ、あたかも単なるCPUとして存在していたの
と同様に内部メモリ１７，１８は外部との連絡を
絶たれてしまい、DMA転送の対象とされるメモ
リになることはできないという欠点があつた。
本発明は、内部メモリに対して内部レジスタを
介さずに外部よりデータの入出力を行なうことの
できる機能を付加することにより上記欠点を解消
し、内部レジスタを介さずに外部と内部メモリ間
で高速にデータ転送を行なえることを可能とする
メモリ内蔵型１チツプマイクロコンピユータを提
供するものである。
介さずに外部よりデータの入出力を行なうことの
できる機能を付加することにより上記欠点を解消
し、内部レジスタを介さずに外部と内部メモリ間
で高速にデータ転送を行なえることを可能とする
メモリ内蔵型１チツプマイクロコンピユータを提
供するものである。
本発明の１チツプマイクロコンピユータは、チ
ツプ内に内蔵される内部メモリと、内部レジスタ
と、ダイレクト・メモリ・アクセス要求信号が入
力され、ダイレクト・メモリ・アクセス要求許可
信号を出力する制御及びタイミング装置と、前記
内部レジスタを用いずに前記内部メモリと外部装
置との間でダイレクト・メモリ・アクセス転送を
行うことを知らせるための内部メモリ・ダイレク
ト・メモリ・アクセス要求信号を入力する端子
と、前記内部メモリ・ダイレクト・メモリ・アク
セス要求信号によつて制御されるアドレス入力バ
ツフア及びアドレス出力バツフアと、前記内部メ
モリと外部装置との制御を行なう前記内部メモ
リ・ダイレクト・メモリ・アクセス要求信号によ
つて制御されるリード信号端子及びライト信号端
子と、リード信号及びライト信号を生成しかつ前
記内部メモリ・ダイレクト・メモリ・アクセス要
求信号により制御される制御回路とを含んで構成
される。
ツプ内に内蔵される内部メモリと、内部レジスタ
と、ダイレクト・メモリ・アクセス要求信号が入
力され、ダイレクト・メモリ・アクセス要求許可
信号を出力する制御及びタイミング装置と、前記
内部レジスタを用いずに前記内部メモリと外部装
置との間でダイレクト・メモリ・アクセス転送を
行うことを知らせるための内部メモリ・ダイレク
ト・メモリ・アクセス要求信号を入力する端子
と、前記内部メモリ・ダイレクト・メモリ・アク
セス要求信号によつて制御されるアドレス入力バ
ツフア及びアドレス出力バツフアと、前記内部メ
モリと外部装置との制御を行なう前記内部メモ
リ・ダイレクト・メモリ・アクセス要求信号によ
つて制御されるリード信号端子及びライト信号端
子と、リード信号及びライト信号を生成しかつ前
記内部メモリ・ダイレクト・メモリ・アクセス要
求信号により制御される制御回路とを含んで構成
される。
次に、本発明の一実施例について図面を用いて
説明する。
説明する。
第３図は本発明の一実施例のブロツク図であ
る。
る。
この実施例は、メモリ内蔵型１チツプマイクロ
コンピユータであり、RAM３７，ROM３８を内
蔵する。この実施例において、まずダイレクト・
メモリ・アクセス（以下DMAと記す）要求信号
HOLDが制御及びタイミング装置に入力され、マ
イクロコンピユータ内でアドレスバス、データバ
スをレジスタ類等より切離すといつたHOLD処理
が行なわれた後、DMA要求許可信号HLDAを制
御及びタイミング装置から出力し、その後、内部
レジスタを用いずに内部メモリと外部メモリ間で
DMA転送を行うことを外部よりマイクロコンピ
ユータ内のREAD，WRITE信号生成回路、アド
レスバスの入出力バツフア等に知らせる為の内部
メモリ・ダイレクト・メモリ・アクセス要求信号
（以下IMDMA要求信号と記す）４１がアクテイ
ブとなると、READ，WRITE出力信号を出力す
る直前のトライステートバツフア２８，２９が閉
じることにより、READ，WRITE出力信号は無
効となり、READ，WRITE信号線は外部よりの
入力によつてのみ制御される状態となる。一方、
IMDMA要求信号４１がアクテイブになつたこと
により、３入力ANDゲート３０，３２の出力は
インアクテイブとなり、２入力ORゲート３４，
３５の出力は、２入力ANDゲート３１，３３の
出力によつて定まる。今、外部よりWRITE信号
をアクテイブにすると、２入力ANDゲート３１
がアクテイブとなり、２入力ORゲート３４がア
クテイブになる。従つて内部RAM３７のＷ端子
がアクテイブとなる。また、２入力NORゲート
３６の出力は、入力されているIMDMA要求信号
４１がアクテイブとなつている為インアクテイブ
となり、アドレス出力バツフア３９は閉じられ
る。更にIMDMA要求信号４１が直接つながつて
いるアドレス入力バツフア４０はアクテイブとな
り、外部よりのアドレス入力により指定された内
部モリRAM３７の中のアドレス先に、前述の
WRITE信号がアクテイブとなつている為、外部
より任意データを書き込むことができる。なお、
このDMA転送中は汎用レジスタ４２は、IMDMA
要求信号４１がアクテイブとなつていることによ
り、汎用レジスタ４２の入出力イネーブル信号入
力端子Ｉ／Ｏ Ｅがインアクテイブとなる為、汎
用レジスタ４２は内部アドレスバス４３、内部デ
ータバス４４より切り離される。更に同様にし
て、外部よりREAD信号がアクテイブにされると
２入力ANDゲート３３がアクテイブとなり、従
つて２入力ORゲート３５がアクテイブとなり、
外部よりのアドレス入力により指定された内部メ
モリRAM３７またはROM３８の中のアドレス先
のデータが内部データバス４４を介して外部へ出
力される。
コンピユータであり、RAM３７，ROM３８を内
蔵する。この実施例において、まずダイレクト・
メモリ・アクセス（以下DMAと記す）要求信号
HOLDが制御及びタイミング装置に入力され、マ
イクロコンピユータ内でアドレスバス、データバ
スをレジスタ類等より切離すといつたHOLD処理
が行なわれた後、DMA要求許可信号HLDAを制
御及びタイミング装置から出力し、その後、内部
レジスタを用いずに内部メモリと外部メモリ間で
DMA転送を行うことを外部よりマイクロコンピ
ユータ内のREAD，WRITE信号生成回路、アド
レスバスの入出力バツフア等に知らせる為の内部
メモリ・ダイレクト・メモリ・アクセス要求信号
（以下IMDMA要求信号と記す）４１がアクテイ
ブとなると、READ，WRITE出力信号を出力す
る直前のトライステートバツフア２８，２９が閉
じることにより、READ，WRITE出力信号は無
効となり、READ，WRITE信号線は外部よりの
入力によつてのみ制御される状態となる。一方、
IMDMA要求信号４１がアクテイブになつたこと
により、３入力ANDゲート３０，３２の出力は
インアクテイブとなり、２入力ORゲート３４，
３５の出力は、２入力ANDゲート３１，３３の
出力によつて定まる。今、外部よりWRITE信号
をアクテイブにすると、２入力ANDゲート３１
がアクテイブとなり、２入力ORゲート３４がア
クテイブになる。従つて内部RAM３７のＷ端子
がアクテイブとなる。また、２入力NORゲート
３６の出力は、入力されているIMDMA要求信号
４１がアクテイブとなつている為インアクテイブ
となり、アドレス出力バツフア３９は閉じられ
る。更にIMDMA要求信号４１が直接つながつて
いるアドレス入力バツフア４０はアクテイブとな
り、外部よりのアドレス入力により指定された内
部モリRAM３７の中のアドレス先に、前述の
WRITE信号がアクテイブとなつている為、外部
より任意データを書き込むことができる。なお、
このDMA転送中は汎用レジスタ４２は、IMDMA
要求信号４１がアクテイブとなつていることによ
り、汎用レジスタ４２の入出力イネーブル信号入
力端子Ｉ／Ｏ Ｅがインアクテイブとなる為、汎
用レジスタ４２は内部アドレスバス４３、内部デ
ータバス４４より切り離される。更に同様にし
て、外部よりREAD信号がアクテイブにされると
２入力ANDゲート３３がアクテイブとなり、従
つて２入力ORゲート３５がアクテイブとなり、
外部よりのアドレス入力により指定された内部メ
モリRAM３７またはROM３８の中のアドレス先
のデータが内部データバス４４を介して外部へ出
力される。
以上、全て正論理を用いて説明したが、負論理
でも同様に動作することはもちろんである。
でも同様に動作することはもちろんである。
このように、本実施例によれば内部レジスタを
用いずに外部より内部メモリの内容を直接書込
み、読出しすることができ、外部DMAコントロ
ーラ等を用いれば、外部と内部メモリ間で高速に
DMA転送を行なうことができる。
用いずに外部より内部メモリの内容を直接書込
み、読出しすることができ、外部DMAコントロ
ーラ等を用いれば、外部と内部メモリ間で高速に
DMA転送を行なうことができる。
本発明は、以上説明したように、内部メモリに
対し、内部レジスタを介さずに外部より直接デー
タの入出力を行なうことのできる機能を付加する
ことにより、内部レジスタを介さずに、外部を内
部メモリ間で直接高速にデータ転送を行なえるこ
とを可能とするメモリ内蔵型１チツプマイクロコ
ンピユータが得られるという効果を有する。
対し、内部レジスタを介さずに外部より直接デー
タの入出力を行なうことのできる機能を付加する
ことにより、内部レジスタを介さずに、外部を内
部メモリ間で直接高速にデータ転送を行なえるこ
とを可能とするメモリ内蔵型１チツプマイクロコ
ンピユータが得られるという効果を有する。
第１図は従来のメモリ非内蔵型マイクロコンピ
ユータの一例のブロツク図、第２図は従来のメモ
リ内蔵型マイクロコンピユータの一例のブロツク
図、第３図は本発明の一実施例のブロツク図であ
る。 １……マイクロコンピユータ、２……外部
RAM、３……DMA（ダイレクト・メモリ・アク
セス）コントローラ、４……デイスクメモリ、５
……外部アドレスバス、６……外部データバス、
７……コントロールバス、１１……Ｒ／Ｗ（リー
ド／ライト）信号保持用フリツプフロツプ、１２
……INT／EXT（内部メモリ制御／外部メモリ
制御）信号保持用フリツプフロツプ、１３，１
４，１５，１６……２入力ANDゲート、１７…
…RAM、１８……ROM、１９……アドレス出力
バツフア、２０……外部アドレスバス、２１……
内部アドレスバス、２２……汎用レジスタ、２３
……内部データバス、２４……Ｒ／Ｗ（リード／
ライト）信号保持用フリツプフロツプ、２５……
INT／EXT（内部メモリ制御／外部メモリ制
御）信号保持用フリツプフロツプ、２６，２７，
３１，３３……２入力ANDゲート、２８，２９
……トライステートバツフア、３０，３２……３
入力ANDゲート、３４，３５……２入力ORゲー
ト、３６……２入力NORゲート、３７……
RAM、３８……ROM、３９……アドレス出力バ
ツフア、４０……アドレス入力バツフア、４１…
…IMDMA（内部メモリ・ダイレクト・メモリ・
アクセス）要求信号、４２……汎用レジスタ、４
３……内部アドレスバス、４４……内部データバ
ス、４５……外部アドレスバス。
ユータの一例のブロツク図、第２図は従来のメモ
リ内蔵型マイクロコンピユータの一例のブロツク
図、第３図は本発明の一実施例のブロツク図であ
る。 １……マイクロコンピユータ、２……外部
RAM、３……DMA（ダイレクト・メモリ・アク
セス）コントローラ、４……デイスクメモリ、５
……外部アドレスバス、６……外部データバス、
７……コントロールバス、１１……Ｒ／Ｗ（リー
ド／ライト）信号保持用フリツプフロツプ、１２
……INT／EXT（内部メモリ制御／外部メモリ
制御）信号保持用フリツプフロツプ、１３，１
４，１５，１６……２入力ANDゲート、１７…
…RAM、１８……ROM、１９……アドレス出力
バツフア、２０……外部アドレスバス、２１……
内部アドレスバス、２２……汎用レジスタ、２３
……内部データバス、２４……Ｒ／Ｗ（リード／
ライト）信号保持用フリツプフロツプ、２５……
INT／EXT（内部メモリ制御／外部メモリ制
御）信号保持用フリツプフロツプ、２６，２７，
３１，３３……２入力ANDゲート、２８，２９
……トライステートバツフア、３０，３２……３
入力ANDゲート、３４，３５……２入力ORゲー
ト、３６……２入力NORゲート、３７……
RAM、３８……ROM、３９……アドレス出力バ
ツフア、４０……アドレス入力バツフア、４１…
…IMDMA（内部メモリ・ダイレクト・メモリ・
アクセス）要求信号、４２……汎用レジスタ、４
３……内部アドレスバス、４４……内部データバ
ス、４５……外部アドレスバス。
Claims (1)
- １ チツプ内に内蔵される内部メモリと、内部レ
ジスタと、ダイレクト・メモリ・アクセス要求信
号が入力され、ダイレクト・メモリ・アクセス要
求許可信号を出力する制御及びタイミング装置
と、前記内部レジスタを用いずに前記内部メモリ
と外部装置との間でダイレクト・メモリ・アクセ
ス転送を行うことを知らせるための内部メモリ・
ダイレクト・メモリ・アクセス要求信号を入力す
る端子と、前記内部メモリ・ダイレクト・メモ
リ・アクセス要求信号によつて制御されるアドレ
ス入力バツフア及びアドレス出力バツフアと、前
記内部メモリと外部装置との制御を行なう前記内
部メモリ・ダイレクト・メモリ・アクセス要求信
号によつて制御されるリード信号端子及びライト
信号端子と、リード信号及びライト信号を生成し
かつ前記内部メモリ・ダイレクト・メモリ・アク
セス要求信号により制御される制御回路とを含む
ことを特徴とする１チツプマイクロコンピユー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088991A JPS58205239A (ja) | 1982-05-26 | 1982-05-26 | １チツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088991A JPS58205239A (ja) | 1982-05-26 | 1982-05-26 | １チツプマイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58205239A JPS58205239A (ja) | 1983-11-30 |
| JPS6225217B2 true JPS6225217B2 (ja) | 1987-06-02 |
Family
ID=13958269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57088991A Granted JPS58205239A (ja) | 1982-05-26 | 1982-05-26 | １チツプマイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58205239A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6152765A (ja) * | 1984-08-21 | 1986-03-15 | Mitsubishi Electric Corp | ワンチツプマイクロコンピユ−タ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024980B2 (ja) * | 1981-03-25 | 1985-06-15 | 富士通株式会社 | マイクロコンピユ−タ |
-
1982
- 1982-05-26 JP JP57088991A patent/JPS58205239A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58205239A (ja) | 1983-11-30 |
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