JPS6225268B2 - - Google Patents
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- Publication number
- JPS6225268B2 JPS6225268B2 JP54027852A JP2785279A JPS6225268B2 JP S6225268 B2 JPS6225268 B2 JP S6225268B2 JP 54027852 A JP54027852 A JP 54027852A JP 2785279 A JP2785279 A JP 2785279A JP S6225268 B2 JPS6225268 B2 JP S6225268B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- semiconductor
- base
- region
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体論理回路装置、特にIntegrated
Injection Logic（以下IILと略す）の低消費電力
化、および高速動作の向上に関するものである。
Injection Logic（以下IILと略す）の低消費電力
化、および高速動作の向上に関するものである。
第１図は従来のIILの基本ゲートの構造断面図
である。同図において、１１はＰ形基板、１２は
N+形領域、１３はＮ形エピタキシヤル領域、１
４はＰ形ベース領域、１５はN+形コレクタ領
域、１６はインジエクタ領域、１７は絶縁物領
域、１８はアルミニウム配線、Ｂは入力、C1，
C2はマルチコレクタ出力端子を示す。ここで領
域１３―１４―１５は逆方向動作NPNトランジ
スタとなつており、スイツチング素子としての機
能をはたす。また領域１６―１３―１４は上記
NPNトランジスタの入力に対するインジエクタ
および前段のNPNトランジスタの負荷として動
作するPNPトランジスタを構成する。
である。同図において、１１はＰ形基板、１２は
N+形領域、１３はＮ形エピタキシヤル領域、１
４はＰ形ベース領域、１５はN+形コレクタ領
域、１６はインジエクタ領域、１７は絶縁物領
域、１８はアルミニウム配線、Ｂは入力、C1，
C2はマルチコレクタ出力端子を示す。ここで領
域１３―１４―１５は逆方向動作NPNトランジ
スタとなつており、スイツチング素子としての機
能をはたす。また領域１６―１３―１４は上記
NPNトランジスタの入力に対するインジエクタ
および前段のNPNトランジスタの負荷として動
作するPNPトランジスタを構成する。
ここで特に注意すべき点は従来のIILにおいて
はPNPトランジスタのベースおよびNPNトラン
ジスタのエミツタが共通となり接地されていたこ
とであり、それにより従来のIILではPNPトラン
ジスタは常にon状態となつており、NPNトラン
ジスタのon―off動作にかかわりなくNPNトラン
ジスタのベース領域には常に正孔を注入されてい
た。この注入電流はNPNトランジスタがoff状態
からon状態に変わるときにはNPNトランジスタ
のベース電位を上げてNPNトランジスタをon状
態にするが、逆にNPNトランジスタをon状態か
らoff状態に変えるときには前段のNPNトランジ
スタによつてベース領域の正孔を引き抜き、それ
に伴いPNPトランジスタから注入される正孔をも
引き抜き、それによつてNPNトランジスタのベ
ース電位を下げるものであるから、その間に多く
の時間を必要とし、また常にPNPトランジスタが
on状態であるので、余計な電力が消費されると
いう欠点を持つていた。
はPNPトランジスタのベースおよびNPNトラン
ジスタのエミツタが共通となり接地されていたこ
とであり、それにより従来のIILではPNPトラン
ジスタは常にon状態となつており、NPNトラン
ジスタのon―off動作にかかわりなくNPNトラン
ジスタのベース領域には常に正孔を注入されてい
た。この注入電流はNPNトランジスタがoff状態
からon状態に変わるときにはNPNトランジスタ
のベース電位を上げてNPNトランジスタをon状
態にするが、逆にNPNトランジスタをon状態か
らoff状態に変えるときには前段のNPNトランジ
スタによつてベース領域の正孔を引き抜き、それ
に伴いPNPトランジスタから注入される正孔をも
引き抜き、それによつてNPNトランジスタのベ
ース電位を下げるものであるから、その間に多く
の時間を必要とし、また常にPNPトランジスタが
on状態であるので、余計な電力が消費されると
いう欠点を持つていた。
本発明は上記のような従来の欠点を克服するた
めになされたもので、PNPトランジスタを必要な
ときだけon状態にするように改良し、低消費電
力化、高速化を可能にしたものである。
めになされたもので、PNPトランジスタを必要な
ときだけon状態にするように改良し、低消費電
力化、高速化を可能にしたものである。
第２図は本発明の一実施例を示す断面構造図で
あつて、これはIsoplaner技術を用いることによ
り容易に達成でき、InjectionがSwitchingされる
ものであることから、Isoplaner Inte―grated
Switching Injection Logic（以下IISILと略す）
ということができる。同図中２１はＰ形基板、２
２はN+形領域、２３は分離酸化膜、２４はＰ形
エピタキシヤル領域、２５はN+形コレクタ領
域、２６はインバータとして働くトランジスタの
Ｎ形コレクタ領域、２７はＮ形ベース領域、２８
はＰ形エミツタ領域、２９は上積みのSiO2等の
絶縁物、３０は外部端子および内部配線を与える
アルミニウム（Al）電極、Ｂは入力、C1，C2は
マルチコレクタ出力端子を示す。また領域２２―
２４―２５はスイツチング素子として動作する逆
方向動作NPNトランジスタを構成し、領域２７
―２６―２４は上記NPNトランジスタの入力に
対するインジエクタおよび前段のインバータの負
荷ともなるPNPトランジスタである。また領域２
２―２４―２８は逆方向動作NPNトランジスタ
を構成し、入力Ｂの信号を反転して、その出力を
PNPトランジスタのベース２６に入力するインバ
ータとしての動作を行なうものである。
あつて、これはIsoplaner技術を用いることによ
り容易に達成でき、InjectionがSwitchingされる
ものであることから、Isoplaner Inte―grated
Switching Injection Logic（以下IISILと略す）
ということができる。同図中２１はＰ形基板、２
２はN+形領域、２３は分離酸化膜、２４はＰ形
エピタキシヤル領域、２５はN+形コレクタ領
域、２６はインバータとして働くトランジスタの
Ｎ形コレクタ領域、２７はＮ形ベース領域、２８
はＰ形エミツタ領域、２９は上積みのSiO2等の
絶縁物、３０は外部端子および内部配線を与える
アルミニウム（Al）電極、Ｂは入力、C1，C2は
マルチコレクタ出力端子を示す。また領域２２―
２４―２５はスイツチング素子として動作する逆
方向動作NPNトランジスタを構成し、領域２７
―２６―２４は上記NPNトランジスタの入力に
対するインジエクタおよび前段のインバータの負
荷ともなるPNPトランジスタである。また領域２
２―２４―２８は逆方向動作NPNトランジスタ
を構成し、入力Ｂの信号を反転して、その出力を
PNPトランジスタのベース２６に入力するインバ
ータとしての動作を行なうものである。
第３図は上記PNPトランジスタをon―offさせ
るためのインバータ用NPNトランジスタを順方
向動作としたもので、酸化物２３により他と分離
し、２２′，２４′，２８をそれぞれコレクタ、ベ
ース、エミツタとしたものである。このようにす
れば第２図のような逆方向で動作するものよりも
高速動作が期待できる。
るためのインバータ用NPNトランジスタを順方
向動作としたもので、酸化物２３により他と分離
し、２２′，２４′，２８をそれぞれコレクタ、ベ
ース、エミツタとしたものである。このようにす
れば第２図のような逆方向で動作するものよりも
高速動作が期待できる。
また第４図は第２図の変形であつて領域２８の
外周とアルミニウム電極との間でシヨツトキーダ
イオード（SBD）を形成しており、第５図は第３
図の変形で領域２２′とAl電極との間でシヨツト
キーダイオード（SBD）を形成した例である。
外周とアルミニウム電極との間でシヨツトキーダ
イオード（SBD）を形成しており、第５図は第３
図の変形で領域２２′とAl電極との間でシヨツト
キーダイオード（SBD）を形成した例である。
第６図は上記したIISILと等価な１ゲート論理
回路図を示すもので、同図中ａは本発明において
インバータが付加された状態を示し、ｂはかかる
インバータとしてNPNトランジスタを用いた場
合（第２図、第３図参照）の回路図、ｃは第４図
および第５図に示すように、このNPNトランジ
スタのコレクタ・ベース間にシヨツトキーダイオ
ード（SBD）を周知の方法で挿入し、NPNトラ
ンジスタのスイツチング特性を向上させた場合の
回路図を示すものである。
回路図を示すもので、同図中ａは本発明において
インバータが付加された状態を示し、ｂはかかる
インバータとしてNPNトランジスタを用いた場
合（第２図、第３図参照）の回路図、ｃは第４図
および第５図に示すように、このNPNトランジ
スタのコレクタ・ベース間にシヨツトキーダイオ
ード（SBD）を周知の方法で挿入し、NPNトラ
ンジスタのスイツチング特性を向上させた場合の
回路図を示すものである。
また第７図はインバータとして前段のNPNト
ランジスタを用い配線によつて所望の機能をもた
せたものであり、フアンアウトＩのゲートの次段
には有効な方法である。
ランジスタを用い配線によつて所望の機能をもた
せたものであり、フアンアウトＩのゲートの次段
には有効な方法である。
このように本発明にかかるIISILの複合構造に
より、インジエクタおよび負荷として働くPNPト
ランジスタは逆方向動作NPNトランジスタがon
状態のときのみNPNトランジスタのベース領域
に注入を行ない、off状態のときは注入は行なわ
ないため、PNPトランジスタがon状態となり電
力が消費される量は、従来のIILのように常時消
費されているものから比べると極めて少なくな
る。また従来のIILは前段のNPNトランジスタが
後段のNPNトランジスタをoff状態にさせるまで
ベース領域内の正孔を引き抜き、さらに同時に
PNPトランジスタから注入される全正孔をも引き
抜かなければならず、そのためNPNトランジス
タをon状態からoff状態に反転させるのに多くの
時間を要していたが、本発明にかかるIISILでは
純粋にNPNトランジスタ内の正孔のみを引き抜
くだけでよいから短時間で後段のNPNトランジ
スタをon状態からoff状態へ反転させることが可
能となる。これにより低消費電力化および高速化
が同時に実現することができる。
より、インジエクタおよび負荷として働くPNPト
ランジスタは逆方向動作NPNトランジスタがon
状態のときのみNPNトランジスタのベース領域
に注入を行ない、off状態のときは注入は行なわ
ないため、PNPトランジスタがon状態となり電
力が消費される量は、従来のIILのように常時消
費されているものから比べると極めて少なくな
る。また従来のIILは前段のNPNトランジスタが
後段のNPNトランジスタをoff状態にさせるまで
ベース領域内の正孔を引き抜き、さらに同時に
PNPトランジスタから注入される全正孔をも引き
抜かなければならず、そのためNPNトランジス
タをon状態からoff状態に反転させるのに多くの
時間を要していたが、本発明にかかるIISILでは
純粋にNPNトランジスタ内の正孔のみを引き抜
くだけでよいから短時間で後段のNPNトランジ
スタをon状態からoff状態へ反転させることが可
能となる。これにより低消費電力化および高速化
が同時に実現することができる。
以上本発明をIILの改良として説明したが、静
電誘導トランジスタ・ロジツクのようにNPNト
ランジスタを逆動作のＮチヤネル静電誘導電界効
果トランジスタに置き換えたものにおいても同様
に実施し得ることは明らかである。
電誘導トランジスタ・ロジツクのようにNPNト
ランジスタを逆動作のＮチヤネル静電誘導電界効
果トランジスタに置き換えたものにおいても同様
に実施し得ることは明らかである。
第１図は従来のIILの断面図、第２図、第３
図、第４図、第５図はいずれも本発明の一実施例
を示すIISILの断面図、第６図、第７図は本発明
の論理回路図である。 １１……Ｐ形基板、１２……N+形領域、１３
……Ｎ形エピタキシヤル領域、１４……Ｐ形ベー
ス領域、１５……N+形コレクタ領域、１６……
インジエクタ領域、１７……絶縁物領域、１８…
…Al配線、２１……Ｐ形基板、２２，２２′……
N+形領域、２３……分離酸化膜、２４，２４′…
…Ｐ形エピタキシヤル領域、２５……N+形コレ
クタ領域、２６……Ｎ形コレクタ領域（インバー
タ）、２７……Ｎ形ベース領域、２８……Ｐ形エ
ミツタ領域、２９……絶縁物、３０……Al電
極、Ｂ……入力端子、C1，C2……マルチコレク
タ出力端子、SBD……シヨツトキーダイオード。
図、第４図、第５図はいずれも本発明の一実施例
を示すIISILの断面図、第６図、第７図は本発明
の論理回路図である。 １１……Ｐ形基板、１２……N+形領域、１３
……Ｎ形エピタキシヤル領域、１４……Ｐ形ベー
ス領域、１５……N+形コレクタ領域、１６……
インジエクタ領域、１７……絶縁物領域、１８…
…Al配線、２１……Ｐ形基板、２２，２２′……
N+形領域、２３……分離酸化膜、２４，２４′…
…Ｐ形エピタキシヤル領域、２５……N+形コレ
クタ領域、２６……Ｎ形コレクタ領域（インバー
タ）、２７……Ｎ形ベース領域、２８……Ｐ形エ
ミツタ領域、２９……絶縁物、３０……Al電
極、Ｂ……入力端子、C1，C2……マルチコレク
タ出力端子、SBD……シヨツトキーダイオード。
Claims (1)
- 【特許請求の範囲】 １ エミツタを接地したスイツチングトランジス
タと、コレクタがスイツチングトランジスタのベ
ースおよび信号入力端子に接続されエミツタがイ
ンジエクタ用端子に接続されたインジエクタ用ト
ランジスタと、インジエクタ用トランジスタのベ
ースと信号入力端子との間に接続されたインバー
タとから構成される半導体論理回路装置。 ２ 第１導電形の半導体基板、この半導体基板上
に形成される第２導電形を有する第１の半導体領
域、上記半導体基板および半導体領域上に形成さ
れた第１導電形の半導体層、上記半導体層中に形
成された複数の第２導電形を有する第２の半導体
領域、この第２の半導体領域の一つに形成された
第１導電形を有する第３の半導体領域、第１導電
形の半導体基板上に設けられ前記各領域をそれら
の領域以外の部分から分離する分離層を有し、前
記第３の半導体領域をエミツタ、上記第３の半導
体領域に接している上記第２の半導体領域をベー
ス、上記半導体層をコレクタとして第１のトラン
ジスタを構成すると共に、上記第１の半導体領域
をエミツタ、上記半導体層をベース、上記第３の
半導体領域と接していない上記第２の半導体領域
をコレクタとして第２のトランジスタを構成し、
上記第１のトランジスタのコレクタと第２のトラ
ンジスタはベースを共用する構造であり、第１の
トランジスタのベース・コレクタ間をインバータ
で接続したことを特徴とする特許請求の範囲第１
項記載の半導体論理回路装置。 ３ インバータとして前段の第２のトランジスタ
を用い、配線により第１のトランジスタのベース
と前段の第２のトランジスタのベースを接続する
ことを特徴とする特許請求の範囲第２項記載の半
導体論理回路装置。 ４ インバータとして、第１のトランジスタのベ
ース・コレクタ間に第３のトランジスタを挿入し
たことを特徴とする特許請求の範囲第２項記載の
半導体論理回路装置。 ５ インバータとして動作するトランジスタのコ
レクタ・ベース間にシヨツトキーダイオードを挿
入したことを特徴とする特許請求の範囲第４項記
載の半導体論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2785279A JPS55120161A (en) | 1979-03-09 | 1979-03-09 | Semiconductor logic circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2785279A JPS55120161A (en) | 1979-03-09 | 1979-03-09 | Semiconductor logic circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55120161A JPS55120161A (en) | 1980-09-16 |
| JPS6225268B2 true JPS6225268B2 (ja) | 1987-06-02 |
Family
ID=12232442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2785279A Granted JPS55120161A (en) | 1979-03-09 | 1979-03-09 | Semiconductor logic circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55120161A (ja) |
-
1979
- 1979-03-09 JP JP2785279A patent/JPS55120161A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55120161A (en) | 1980-09-16 |
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