JPS6225274B2 - - Google Patents
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- JPS6225274B2 JPS6225274B2 JP55168618A JP16861880A JPS6225274B2 JP S6225274 B2 JPS6225274 B2 JP S6225274B2 JP 55168618 A JP55168618 A JP 55168618A JP 16861880 A JP16861880 A JP 16861880A JP S6225274 B2 JPS6225274 B2 JP S6225274B2
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- JP
- Japan
- Prior art keywords
- insulating film
- gate
- conductor layer
- layer
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明はデータの電気的消去が可能なプログ
ラマブルROMのメモリセルに好適な半導体記憶
装置に関する。
ラマブルROMのメモリセルに好適な半導体記憶
装置に関する。
EP―ROM（Erasable Programable―ROM）
は製造後にデータの書込みあるいは消去が可能で
あり、これを大きく別けると紫外線消去型のもの
と電気的消去型のものの２つになる。このうち紫
外線消去型のEP―ROMは１つのメモリセルを１
つのトランジスタで構成することができるために
高集積化が可能であり、現在までに32Kビツトお
よび64Kビツトの集積度を持つものが開発されて
いる。しかしながらこの紫外線消去型のものは紫
外線を通すパツケージを必要とするため、価格が
高価となる。一方、電気的消去型のものは（これ
を特にE2P―ROM（Electrically Erasable Ｐ―
ROM）と称する）、１つのメモリセルを最低２つ
のトランジスタで構成するために、集積度をあま
り高くすることはできず、現在までに16Kビツト
の集積度を持つものまでしか発表されていない。
しかしこの電気的消去型のものはパツケージとし
て安価なプラスチツクが使用可能なため、製造コ
ストを低くすることができるという利点をもつて
いる。
は製造後にデータの書込みあるいは消去が可能で
あり、これを大きく別けると紫外線消去型のもの
と電気的消去型のものの２つになる。このうち紫
外線消去型のEP―ROMは１つのメモリセルを１
つのトランジスタで構成することができるために
高集積化が可能であり、現在までに32Kビツトお
よび64Kビツトの集積度を持つものが開発されて
いる。しかしながらこの紫外線消去型のものは紫
外線を通すパツケージを必要とするため、価格が
高価となる。一方、電気的消去型のものは（これ
を特にE2P―ROM（Electrically Erasable Ｐ―
ROM）と称する）、１つのメモリセルを最低２つ
のトランジスタで構成するために、集積度をあま
り高くすることはできず、現在までに16Kビツト
の集積度を持つものまでしか発表されていない。
しかしこの電気的消去型のものはパツケージとし
て安価なプラスチツクが使用可能なため、製造コ
ストを低くすることができるという利点をもつて
いる。
このうち第１図は、1980年２月、ISSCCにお
いて発表された、１つのメモリセルを２つのトラ
ンジスタで構成した従来のE2P―ROMの１つの
メモリセル部分を示す構成図である。図において
１はデイジツト線、２は選択線、３はデータプロ
グラム線であり、デイジツト線１と接地電位点と
の間には、ビツト選択用のMOSトランジスタ４
とデータ記憶用でコントロールゲートとフローテ
イングゲートを持つ二重ゲート型のMOSトラン
ジスタ５とが直列接続されている。そして上記一
方のMOSトランジスタ４のゲートは上記選択線
２に接続され、他方のMOSトランジスタ５のコ
ントロールゲートは上記データプログラム線３に
接続される。
いて発表された、１つのメモリセルを２つのトラ
ンジスタで構成した従来のE2P―ROMの１つの
メモリセル部分を示す構成図である。図において
１はデイジツト線、２は選択線、３はデータプロ
グラム線であり、デイジツト線１と接地電位点と
の間には、ビツト選択用のMOSトランジスタ４
とデータ記憶用でコントロールゲートとフローテ
イングゲートを持つ二重ゲート型のMOSトラン
ジスタ５とが直列接続されている。そして上記一
方のMOSトランジスタ４のゲートは上記選択線
２に接続され、他方のMOSトランジスタ５のコ
ントロールゲートは上記データプログラム線３に
接続される。
このような構成でなる従来のE2P―ROMには
次のような欠点がある。
次のような欠点がある。
第１図から明らかなように、１つのメモリセ
ルを２つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
２倍、集積度は1/2となり、集積化するには不
利である。
ルを２つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
２倍、集積度は1/2となり、集積化するには不
利である。
データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。
ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。
消去するのが困難である。
短時間で全ビツトのデータを消去するのが困
難である。
難である。
５ボルト単一電源でデータを消去することが
不可能である。
不可能である。
この発明は上記のような欠点を除去することが
できる半導体記憶装置を提供することを目的とす
る。
できる半導体記憶装置を提供することを目的とす
る。
以下図面を参照してこの発明の一実施例を説明
する。第２図ａないしｂはこの発明に係る半導体
記憶装置のメモリセル４ビツト分の構成を示すも
のであり、第２図ａはパターン平面図、第２図ｂ
は同図ａの―′線に沿う構造断面図、第２図
ｃは同図ａの―′線に沿う構造断面図、第２
図ｄは同図ａの―′線に沿う構造断面図であ
る。
する。第２図ａないしｂはこの発明に係る半導体
記憶装置のメモリセル４ビツト分の構成を示すも
のであり、第２図ａはパターン平面図、第２図ｂ
は同図ａの―′線に沿う構造断面図、第２図
ｃは同図ａの―′線に沿う構造断面図、第２
図ｄは同図ａの―′線に沿う構造断面図であ
る。
第２図において１１はＰ型シリコンからなる半
導体基板であり、この基板１１の表面にはゲート
絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄが一定の
間隔でXYマトリクス状に配置形成されている。
さらに上記基板１１の表面には、たとえば図中上
下方向に隣り合う各２個所のゲート絶縁膜１２ａ
と１２ｃ，１２ｂと１２ｄを対とし、各ゲート絶
縁膜対相互間にはフイールド絶縁膜１３，１３′
が分離形成されている。また図中上下の方向に隣
接する複数のこのフイールド絶縁膜１３上には、
ＰあるいはＡsを含むポリシリコンからなる第１
層目の導電体層１４が連続して形成されている。
さらに上記各ゲート絶縁膜１２ａ，１２ｂ，１２
ｃ，１２ｄ上には、ポリシリコンからなる第２層
目の導電体層１５ａ，１５b.１５ｃ，１５ｄそれ
ぞれが互いに分離して形成されている。そして図
中第１層目の導電体層１４に対して左側に位置し
ている２個所の第２層目の導電体層１５ａ，１５
ｃの各右側端部は、絶縁膜１６を介して上記第１
層目の導電体層１４の左側端部と重なり合つてい
る。また導電体層１４に対して右側に位置してい
る２個所の第２層目の導電体層１５ｂ，１５ｄの
各左側端部は、上記絶縁膜１６を介して導電体層
１４の右側端部と重なり合つている。さらにまた
図中左右の方向に隣り合う第２層目の導電体層１
５ａ，１５ｂ上には、これを覆うように絶縁膜１
７を介して、この両導電体層１５ａ，１５ｂとほ
ぼ同じ幅に設定されたポリシリコンからなる第３
層目の導電体層１８Ａが形成されると共に、これ
と同様に図中左右の方向に隣り合う第２層目の導
電体層１５ｃ，１５ｄ上にはこれを覆うように、
上記絶縁膜１７を介して、この両導電体層１５
ｃ，１５ｄとほぼ同じ幅に設定されたポリシリコ
ンからなるもう一つの第３層目の導電体層１８Ｂ
が形成されている。そしてまた、図中上下方向に
隣り合う２個所のゲート絶縁膜１２ａと１２ｃと
の間の基板１１の表面領域には、N+型半導体層
１９Ａが形成され、これと同様に２個所のゲート
絶縁膜１２ｂと１２ｄとの間の基板１１の表面領
域には、N+型半導体層１９Ｂが形成されてい
る。さらに各ゲート絶縁膜１２ａ，１２ｂ，１２
ｃ，１２ｄに対して、上記N+型半導体層１９Ａ
あるいは１９Ｂ形成側とは反対側の基板１１の表
面領域には、連続したN+型半導体層１９Ｃが形
成されている。また上記第３層目の導電体層１８
Ａ，１８Ｂ上には、絶縁膜２０を介してAlから
なる第４層目の導電体層２１Ａ，２１Ｂが形成さ
れていて、このうち一方の導電体層２１Ａと前記
N+型半導体層１９Ａとがコンタクト部分２２Ａ
によつて接続され、他方の導電体層２１Ｂと前記
N+型半導体層１９Ｂとがもう１つのコンタクト
部分２２Ｂによつて接続されている。そして前記
N+型半導体層１９Ｃは基準電位点たとえば接地
電位点に接続されている。またフイールド絶縁膜
１３上以外の領域に形成されている第１層目の導
電体層１４とN+型半導体層１９Ｃとの間に存在
する絶縁膜の厚さは、少なくとも上記ゲート絶縁
膜１２よりも厚く設定されている。
導体基板であり、この基板１１の表面にはゲート
絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄが一定の
間隔でXYマトリクス状に配置形成されている。
さらに上記基板１１の表面には、たとえば図中上
下方向に隣り合う各２個所のゲート絶縁膜１２ａ
と１２ｃ，１２ｂと１２ｄを対とし、各ゲート絶
縁膜対相互間にはフイールド絶縁膜１３，１３′
が分離形成されている。また図中上下の方向に隣
接する複数のこのフイールド絶縁膜１３上には、
ＰあるいはＡsを含むポリシリコンからなる第１
層目の導電体層１４が連続して形成されている。
さらに上記各ゲート絶縁膜１２ａ，１２ｂ，１２
ｃ，１２ｄ上には、ポリシリコンからなる第２層
目の導電体層１５ａ，１５b.１５ｃ，１５ｄそれ
ぞれが互いに分離して形成されている。そして図
中第１層目の導電体層１４に対して左側に位置し
ている２個所の第２層目の導電体層１５ａ，１５
ｃの各右側端部は、絶縁膜１６を介して上記第１
層目の導電体層１４の左側端部と重なり合つてい
る。また導電体層１４に対して右側に位置してい
る２個所の第２層目の導電体層１５ｂ，１５ｄの
各左側端部は、上記絶縁膜１６を介して導電体層
１４の右側端部と重なり合つている。さらにまた
図中左右の方向に隣り合う第２層目の導電体層１
５ａ，１５ｂ上には、これを覆うように絶縁膜１
７を介して、この両導電体層１５ａ，１５ｂとほ
ぼ同じ幅に設定されたポリシリコンからなる第３
層目の導電体層１８Ａが形成されると共に、これ
と同様に図中左右の方向に隣り合う第２層目の導
電体層１５ｃ，１５ｄ上にはこれを覆うように、
上記絶縁膜１７を介して、この両導電体層１５
ｃ，１５ｄとほぼ同じ幅に設定されたポリシリコ
ンからなるもう一つの第３層目の導電体層１８Ｂ
が形成されている。そしてまた、図中上下方向に
隣り合う２個所のゲート絶縁膜１２ａと１２ｃと
の間の基板１１の表面領域には、N+型半導体層
１９Ａが形成され、これと同様に２個所のゲート
絶縁膜１２ｂと１２ｄとの間の基板１１の表面領
域には、N+型半導体層１９Ｂが形成されてい
る。さらに各ゲート絶縁膜１２ａ，１２ｂ，１２
ｃ，１２ｄに対して、上記N+型半導体層１９Ａ
あるいは１９Ｂ形成側とは反対側の基板１１の表
面領域には、連続したN+型半導体層１９Ｃが形
成されている。また上記第３層目の導電体層１８
Ａ，１８Ｂ上には、絶縁膜２０を介してAlから
なる第４層目の導電体層２１Ａ，２１Ｂが形成さ
れていて、このうち一方の導電体層２１Ａと前記
N+型半導体層１９Ａとがコンタクト部分２２Ａ
によつて接続され、他方の導電体層２１Ｂと前記
N+型半導体層１９Ｂとがもう１つのコンタクト
部分２２Ｂによつて接続されている。そして前記
N+型半導体層１９Ｃは基準電位点たとえば接地
電位点に接続されている。またフイールド絶縁膜
１３上以外の領域に形成されている第１層目の導
電体層１４とN+型半導体層１９Ｃとの間に存在
する絶縁膜の厚さは、少なくとも上記ゲート絶縁
膜１２よりも厚く設定されている。
また第２図ａにおいて記号ABCDを付して示す
破線で囲こまれた領域はこの半導体記憶装置の１
ビツト分のメモリセルを示し、このメモリセルは
第２図ｂから明らかなように、第２層目の導電体
層１５をフローテイングゲート（浮遊ゲート）、
第３層目の導電体層１８をコントロールゲート
（制御ゲート）、第１層目の導電体層１４をイレー
スゲート（消去ゲート）とするMOSトランジス
タから構成され、さらに第２図ｂに示す２ビツト
分をみた場合、上記コントロールゲートとイレー
スゲートはそれぞれ共通であり、イレースゲート
に関して左右対称に構成された一対のMOSトラ
ンジスタから構成されている。そして上記コント
ロールゲートは絶縁膜を介して半導体基板１１上
に設けられ、またフローテイングゲートとイレー
スゲートは上記コントロールゲートと基板１１に
よつて挾まれた絶縁膜内に並設された構成となつ
ている。またイレースゲートはフイールド絶縁膜
１３上に形成されているため、各フローテイング
ゲートとイレースゲートとの重なり合つている部
分はフイールド領域内に存在することになる。さ
らに第２図ｂに示すように、上記重なり合つてい
る部分において、第２層目の導電体層１５すなわ
ちフローテイングゲートが、第１層目の導電体層
１４すなわちイレースゲートの上部に位置し、基
板１１と導電体層１４との間の距離が基板１１と
導電体層１５との間の距離よりも短かくなつてい
る。
破線で囲こまれた領域はこの半導体記憶装置の１
ビツト分のメモリセルを示し、このメモリセルは
第２図ｂから明らかなように、第２層目の導電体
層１５をフローテイングゲート（浮遊ゲート）、
第３層目の導電体層１８をコントロールゲート
（制御ゲート）、第１層目の導電体層１４をイレー
スゲート（消去ゲート）とするMOSトランジス
タから構成され、さらに第２図ｂに示す２ビツト
分をみた場合、上記コントロールゲートとイレー
スゲートはそれぞれ共通であり、イレースゲート
に関して左右対称に構成された一対のMOSトラ
ンジスタから構成されている。そして上記コント
ロールゲートは絶縁膜を介して半導体基板１１上
に設けられ、またフローテイングゲートとイレー
スゲートは上記コントロールゲートと基板１１に
よつて挾まれた絶縁膜内に並設された構成となつ
ている。またイレースゲートはフイールド絶縁膜
１３上に形成されているため、各フローテイング
ゲートとイレースゲートとの重なり合つている部
分はフイールド領域内に存在することになる。さ
らに第２図ｂに示すように、上記重なり合つてい
る部分において、第２層目の導電体層１５すなわ
ちフローテイングゲートが、第１層目の導電体層
１４すなわちイレースゲートの上部に位置し、基
板１１と導電体層１４との間の距離が基板１１と
導電体層１５との間の距離よりも短かくなつてい
る。
第３図は上記第２図に示す半導体記憶装置の等
価回路図である。図において３１，３２は前記第
４層目の導電体層２１Ａ，２１Ｂからなるデイジ
ツト線、３３，３４は前記第１層目の導電体層１
４が延長されて形成された消去線、３５，３６は
前記第３層目の導電体層１８Ａ，１８Ｂが延長さ
れて形成された選択線である。またＭ１〜Ｍ４は
メモリセルであり、各メモリセルはコントロール
ゲートCG、フローテイングゲートFG、イレース
ゲートEG、ドレインＤおよびソースＳから構成
され、メモリセルＭ１，Ｍ２のドレインＤは上記
一方のデイジツト線３１に、メモリセルＭ３，Ｍ
４のドレインＤは他方のデイジツト線３２に、そ
してすべてのメモリセルのソースＳは接地電位点
にそれぞれ接続される。
価回路図である。図において３１，３２は前記第
４層目の導電体層２１Ａ，２１Ｂからなるデイジ
ツト線、３３，３４は前記第１層目の導電体層１
４が延長されて形成された消去線、３５，３６は
前記第３層目の導電体層１８Ａ，１８Ｂが延長さ
れて形成された選択線である。またＭ１〜Ｍ４は
メモリセルであり、各メモリセルはコントロール
ゲートCG、フローテイングゲートFG、イレース
ゲートEG、ドレインＤおよびソースＳから構成
され、メモリセルＭ１，Ｍ２のドレインＤは上記
一方のデイジツト線３１に、メモリセルＭ３，Ｍ
４のドレインＤは他方のデイジツト線３２に、そ
してすべてのメモリセルのソースＳは接地電位点
にそれぞれ接続される。
次に上記第３図に示す等価回路を用いて、この
発明の半導体記憶装置の作用を説明する。いま第
３図中のメモリセルＭ１に注目すると、初期状態
ではこのメモリセルＭ１のフローテイングゲート
FGには電子が注入されおらず、そのしきい電圧
ＶTHは低い状態になつている。
発明の半導体記憶装置の作用を説明する。いま第
３図中のメモリセルＭ１に注目すると、初期状態
ではこのメモリセルＭ１のフローテイングゲート
FGには電子が注入されおらず、そのしきい電圧
ＶTHは低い状態になつている。
このメモリセルＭ１にデータを書き込む場合に
は、選択線３５に正極性の高電圧たとえば＋20ボ
ルトを、デイジツト線３１に正極性の高電圧たと
えば＋20ボルトをそれぞれ印加することにより、
メモリセルＭ１のソースＳからドレインＤに向つ
て熱電子の流れが生じ、ソース、ドレイン間すな
わちチヤネル領域からこの熱電子がフローテイン
グゲートFGに注入される。これによつてこのメ
モリセルＭ１のしきい電圧ＶTHが上昇する。なお
このデータ書き込みの時、消去線３３には高電圧
たとえば＋20ボルトのパルスを印加するか、ある
いは＋５ボルト、０ボルトの直流電圧を印加して
もよいし、あるいは開放にしてもよい。
は、選択線３５に正極性の高電圧たとえば＋20ボ
ルトを、デイジツト線３１に正極性の高電圧たと
えば＋20ボルトをそれぞれ印加することにより、
メモリセルＭ１のソースＳからドレインＤに向つ
て熱電子の流れが生じ、ソース、ドレイン間すな
わちチヤネル領域からこの熱電子がフローテイン
グゲートFGに注入される。これによつてこのメ
モリセルＭ１のしきい電圧ＶTHが上昇する。なお
このデータ書き込みの時、消去線３３には高電圧
たとえば＋20ボルトのパルスを印加するか、ある
いは＋５ボルト、０ボルトの直流電圧を印加して
もよいし、あるいは開放にしてもよい。
次にこのメモリセルＭ１からデータを読み出す
場合には、選択線３５が選択されてメモリセルＭ
１のコントロールゲートCGに高レベル信号（＋
５ボルト）が印加される。この高レベル信号が印
加された時、しきい電圧ＶTHが低くければ、この
メモリセルＭ１はオンし、一方のデイジツト線３
１からメモリセルＭ１を通り接地電位点に向つて
電流が流れる。一方、上記高レベル信号が印加さ
れた時、しきい電圧ＶTHが高ければ、このメモリ
セルＭ１はオフとなり電流は流れない。この時、
メモリセルＭ１を介し電流が流れる状態を論理
“１”レベル、電流が流れない状態を論理“０”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲こまれ他とは絶縁分離されているので、
ここにいつたん注入された電子は通常の使用状態
においては外に逃げることができず、したがつて
データ不揮発性の記憶装置として使用することが
できる。
場合には、選択線３５が選択されてメモリセルＭ
１のコントロールゲートCGに高レベル信号（＋
５ボルト）が印加される。この高レベル信号が印
加された時、しきい電圧ＶTHが低くければ、この
メモリセルＭ１はオンし、一方のデイジツト線３
１からメモリセルＭ１を通り接地電位点に向つて
電流が流れる。一方、上記高レベル信号が印加さ
れた時、しきい電圧ＶTHが高ければ、このメモリ
セルＭ１はオフとなり電流は流れない。この時、
メモリセルＭ１を介し電流が流れる状態を論理
“１”レベル、電流が流れない状態を論理“０”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲こまれ他とは絶縁分離されているので、
ここにいつたん注入された電子は通常の使用状態
においては外に逃げることができず、したがつて
データ不揮発性の記憶装置として使用することが
できる。
また一度書き込まれたデータを消去する場合に
は、選択線３５およびデイジツト線３１それぞれ
を０ボルトに設定し、消去線３３に高電圧たとえ
ば＋40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルＭ１の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン（電界放出）が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線３３を介して外部に流出される。この結果、こ
のメモリセルＭ１のしきい電圧ＶTHは、切期状態
と同様に低い状態に戻る。
は、選択線３５およびデイジツト線３１それぞれ
を０ボルトに設定し、消去線３３に高電圧たとえ
ば＋40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルＭ１の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン（電界放出）が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線３３を介して外部に流出される。この結果、こ
のメモリセルＭ１のしきい電圧ＶTHは、切期状態
と同様に低い状態に戻る。
なおデータ消去の際、消去線３３に高電圧が印
加されるため、フイールド絶縁膜１３上以外の領
域に形成されている部分の第１層目の導電体層１
４とその下部に形成されているN+型半導体層１
９Ｃとの間でリークが発生することがあるが、前
記したようにこの間に存在する絶縁膜の厚さは少
なくともゲート絶縁膜１２よりも厚く設定されて
いるために、このリークの発生は確実に防止する
ことができる。
加されるため、フイールド絶縁膜１３上以外の領
域に形成されている部分の第１層目の導電体層１
４とその下部に形成されているN+型半導体層１
９Ｃとの間でリークが発生することがあるが、前
記したようにこの間に存在する絶縁膜の厚さは少
なくともゲート絶縁膜１２よりも厚く設定されて
いるために、このリークの発生は確実に防止する
ことができる。
このように上記実施例の半導体記憶装置では、
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して１ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して１ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。
１つのメモリセルを１つのトランジスタで構
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP―
ROMとして紫外線消去型と同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP―
ROMとして紫外線消去型と同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。
データの書き込み、消去および読み出しを単
一極性の電源で行なうことができる。すなわ
ち、書き込み時には＋20ボルト、消去時には＋
40ボルト、読み出し時には＋５ボルトの正極性
の電源があればよく、また＋５ボルトの電圧か
ら昇圧回路によつて＋20ボルト、＋40ボルトを
得るようにすれば電源は＋５ボルトの１つで済
ませることもできる。したがつて印刷配線板等
に実装した状態でデータの書き込み、消去およ
び読み出しが可能である。
一極性の電源で行なうことができる。すなわ
ち、書き込み時には＋20ボルト、消去時には＋
40ボルト、読み出し時には＋５ボルトの正極性
の電源があればよく、また＋５ボルトの電圧か
ら昇圧回路によつて＋20ボルト、＋40ボルトを
得るようにすれば電源は＋５ボルトの１つで済
ませることもできる。したがつて印刷配線板等
に実装した状態でデータの書き込み、消去およ
び読み出しが可能である。
ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。
ード単位、全ビツト単位で同時にデータを消去
することができる。
データ消去の際フイールドエミツシヨンを利
用しているので、短時間で消去が可能である。
用しているので、短時間で消去が可能である。
３層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。
次に第２図に示すこの発明に係る半導体記憶装
置を製造するための製造方法の一例を、第４図ａ
ないしｅに示すパターン平面図および第５図ａな
いしｅに示すそれらの―′線に沿う断面図を
用いて説明する。まず、第４図ａおよび第５図ａ
に示すように、Ｐ型シリコンからなる半導体基板
１１の表面に光触刻法により絶縁膜を１μｍ成長
させてフイールド絶縁膜１３，１３′を形成し、
さらに第４図ａ中の斜線を付した領域にＰあるい
はＡsをインプランテーシヨン法あるいは拡散法
によつて拡散し、Ｎ型半導体層１９C′を形成す
る。上記拡散終了後、上記フイールド絶縁膜１
３，１３′形成領域以外の領域の基板１１表面を
露出させ後、ここに熱酸化法によつて、前記ゲー
ト絶縁膜１２を構成するための1000〜2000Åと比
較的膜厚の薄い熱酸化膜２３を形成する。次に基
板１１の全体に6000Åの厚みのポリシリコンを成
長させ、これにＰあるいはＡsをドーピングした
後、光触刻法によつて第４図ｂの実線領域に第１
層目の導電体層１４を形成する。ここで隣り合う
フイールド絶縁膜１３′上には上記第１層目の導
電体層１４を形成していない例を示しているが、
これは必要に応じて形成してもよい。次に上記第
１層目の導電体層形成後、第４図ｃおよび第５図
ｃに示すように、熱酸化法によつて500Åの厚さ
の絶縁膜１６を成長させ、さらにこれに続いて
CVD法により5000Åの厚さのポリシリコン膜を
成長させ、これを光触刻法を適用してフローテイ
ングゲートとしての第２層目の導電体層１５ａ，
１５ｂ，１５ｃ，１５ｄを形成する。ここで第５
図ｃには、図から明らかなようにフローテイング
ゲートとなる導電体層１５ａ，１５ｂのフイール
ド絶縁膜１３上に延在する一方側の端部のみが絶
縁膜１６を介して第１層目の導電体層１４と少な
くとも一部が重なり合う例を示した。そして導電
体層１５ａ，１５ｂの他端については導電体層１
４と重なり合つていない。フローテイングゲート
形成後、第４図ｄおよび第５図ｄに示すように、
熱酸化法によつて1000〜2000Åの厚さの絶縁膜１
７を形成し、その上にポリシリコンを堆積形成し
これに光触刻法を適用してコントロールゲートと
なる第３層目の導電体層１８Ａ，１８Ｂを形成す
ると同時に第２層目の導電体層１５ａ，１５ｂ，
１５ｃ，１５ｄをセルフアラインにより形成す
る。次に第４図ｅ中の斜線を付した領域にＰある
いはＡsを拡散してN+型半導体層１９Ａ，１９
Ｂ，１９Ｃを形成する。さらに第４図ｅおよび第
５図ｅに示すように、基板１１全体に絶縁膜２０
およびAl膜を連続して堆積形成し、このAl膜に
光触刻法を適用して第４層目の導電体層２１Ａ，
２１Ｂを形成すると共に、コンタクト部分２１
Ａ，２２Ｂによつて上記N+型半導体層１９Ａ，
１９Ｂそれぞれと接続することによりこの半導体
記憶装置は完成する。
置を製造するための製造方法の一例を、第４図ａ
ないしｅに示すパターン平面図および第５図ａな
いしｅに示すそれらの―′線に沿う断面図を
用いて説明する。まず、第４図ａおよび第５図ａ
に示すように、Ｐ型シリコンからなる半導体基板
１１の表面に光触刻法により絶縁膜を１μｍ成長
させてフイールド絶縁膜１３，１３′を形成し、
さらに第４図ａ中の斜線を付した領域にＰあるい
はＡsをインプランテーシヨン法あるいは拡散法
によつて拡散し、Ｎ型半導体層１９C′を形成す
る。上記拡散終了後、上記フイールド絶縁膜１
３，１３′形成領域以外の領域の基板１１表面を
露出させ後、ここに熱酸化法によつて、前記ゲー
ト絶縁膜１２を構成するための1000〜2000Åと比
較的膜厚の薄い熱酸化膜２３を形成する。次に基
板１１の全体に6000Åの厚みのポリシリコンを成
長させ、これにＰあるいはＡsをドーピングした
後、光触刻法によつて第４図ｂの実線領域に第１
層目の導電体層１４を形成する。ここで隣り合う
フイールド絶縁膜１３′上には上記第１層目の導
電体層１４を形成していない例を示しているが、
これは必要に応じて形成してもよい。次に上記第
１層目の導電体層形成後、第４図ｃおよび第５図
ｃに示すように、熱酸化法によつて500Åの厚さ
の絶縁膜１６を成長させ、さらにこれに続いて
CVD法により5000Åの厚さのポリシリコン膜を
成長させ、これを光触刻法を適用してフローテイ
ングゲートとしての第２層目の導電体層１５ａ，
１５ｂ，１５ｃ，１５ｄを形成する。ここで第５
図ｃには、図から明らかなようにフローテイング
ゲートとなる導電体層１５ａ，１５ｂのフイール
ド絶縁膜１３上に延在する一方側の端部のみが絶
縁膜１６を介して第１層目の導電体層１４と少な
くとも一部が重なり合う例を示した。そして導電
体層１５ａ，１５ｂの他端については導電体層１
４と重なり合つていない。フローテイングゲート
形成後、第４図ｄおよび第５図ｄに示すように、
熱酸化法によつて1000〜2000Åの厚さの絶縁膜１
７を形成し、その上にポリシリコンを堆積形成し
これに光触刻法を適用してコントロールゲートと
なる第３層目の導電体層１８Ａ，１８Ｂを形成す
ると同時に第２層目の導電体層１５ａ，１５ｂ，
１５ｃ，１５ｄをセルフアラインにより形成す
る。次に第４図ｅ中の斜線を付した領域にＰある
いはＡsを拡散してN+型半導体層１９Ａ，１９
Ｂ，１９Ｃを形成する。さらに第４図ｅおよび第
５図ｅに示すように、基板１１全体に絶縁膜２０
およびAl膜を連続して堆積形成し、このAl膜に
光触刻法を適用して第４層目の導電体層２１Ａ，
２１Ｂを形成すると共に、コンタクト部分２１
Ａ，２２Ｂによつて上記N+型半導体層１９Ａ，
１９Ｂそれぞれと接続することによりこの半導体
記憶装置は完成する。
なおこの発明は上記実施例に限定されるもので
はなく、たとえば第２層目の導電体層１５の各右
側端部あるいは各左側端部のみが第１層目の導電
体層１４の少なくとも一部と重なり合つている場
合について説明したが、これは導電体層１５の各
両端部で重なり合うように構成してもよい。また
第１層目の導電体層１４および第２層目の導電体
層１５は共にポリシリコンによつて構成する場合
について説明したが、これはモリブデンを用いて
もよい。
はなく、たとえば第２層目の導電体層１５の各右
側端部あるいは各左側端部のみが第１層目の導電
体層１４の少なくとも一部と重なり合つている場
合について説明したが、これは導電体層１５の各
両端部で重なり合うように構成してもよい。また
第１層目の導電体層１４および第２層目の導電体
層１５は共にポリシリコンによつて構成する場合
について説明したが、これはモリブデンを用いて
もよい。
以上説明したようにこの発明の半導体記憶装置
は、１つのメモリセルを１つのトランジスタで構
成することができしかもデータを電気的に消去す
ることができるため、E2P―ROMに採用すれば
極めて多くの効果を得ることができる。
は、１つのメモリセルを１つのトランジスタで構
成することができしかもデータを電気的に消去す
ることができるため、E2P―ROMに採用すれば
極めて多くの効果を得ることができる。
第１図は従来のE2P―ROMの１つのメモリセ
ル部分の構成図、第２図ａないしｄはこの発明に
係る半導体記憶装置を示すものであり、第２図ａ
はパターン平面図、第２図ｂは同図ａの―′
線に沿う構造断面図、第２図ｃは同図ａの―
′線に沿う構造断面図、第２図ｄは同図ａの
―′線に沿う構造断面図、第３図は第２図に示
す装置の等価回路図、第４図ａないしｅおよび第
５図ａないしｅはそれぞれ上記第２図に示す装置
を製造するための製造方法の一例を説明するため
のもので、第４図ａないしｅはパターン平面図、
第５図ａないしｅは第４図ａないしｅの各―
′線に沿う断面図である。 １１……半導体基板、１２……ゲート絶縁膜、
１３……フイールド絶縁膜、１４……第１層目の
導電体層（イレースゲート）、１５……第２層目
の導電体層（フローテイングゲート）、１６，１
７，２０……絶縁膜、１８……第３層目の導電体
層（コントロールゲート）、１９……N+型半導体
層、２１……第４層目の導電体層、２２……コン
タクト部分、２３……熱酸化膜、３１，３２……
デイジツト線、３３，３４……消去線、３５，３
６……選択線、Ｍ１，Ｍ２，Ｍ３，Ｍ４……メモ
リセル、CG……コントロールゲート（制御ゲー
ト）、FG……フローテイングゲート（浮遊ゲー
ト）、EG……イレースゲート（消去ゲート）、Ｄ
……ドレイン、Ｓ……ソース。
ル部分の構成図、第２図ａないしｄはこの発明に
係る半導体記憶装置を示すものであり、第２図ａ
はパターン平面図、第２図ｂは同図ａの―′
線に沿う構造断面図、第２図ｃは同図ａの―
′線に沿う構造断面図、第２図ｄは同図ａの
―′線に沿う構造断面図、第３図は第２図に示
す装置の等価回路図、第４図ａないしｅおよび第
５図ａないしｅはそれぞれ上記第２図に示す装置
を製造するための製造方法の一例を説明するため
のもので、第４図ａないしｅはパターン平面図、
第５図ａないしｅは第４図ａないしｅの各―
′線に沿う断面図である。 １１……半導体基板、１２……ゲート絶縁膜、
１３……フイールド絶縁膜、１４……第１層目の
導電体層（イレースゲート）、１５……第２層目
の導電体層（フローテイングゲート）、１６，１
７，２０……絶縁膜、１８……第３層目の導電体
層（コントロールゲート）、１９……N+型半導体
層、２１……第４層目の導電体層、２２……コン
タクト部分、２３……熱酸化膜、３１，３２……
デイジツト線、３３，３４……消去線、３５，３
６……選択線、Ｍ１，Ｍ２，Ｍ３，Ｍ４……メモ
リセル、CG……コントロールゲート（制御ゲー
ト）、FG……フローテイングゲート（浮遊ゲー
ト）、EG……イレースゲート（消去ゲート）、Ｄ
……ドレイン、Ｓ……ソース。
Claims (1)
- １ 第１導電型の半導体基体と、この基体上に一
定の間隔で形成された一対のゲート絶縁膜と、上
記一対のゲート絶縁膜相互間に形成されたフイー
ルド絶縁膜と、上記ゲート絶縁膜の配列方向と交
差する方向に延長して上記フイールド絶縁膜上に
形成された第１導電体層と、上記各ゲート絶縁膜
上に形成されると共にその端部が絶縁膜を介して
上記第１導電体層の少なくとも一部と重なり合つ
た第２導電体層と、この第２導電体層を覆うよう
に形成され、かつ上記第１導電体層及び第２導電
体層とは絶縁された第３導電体層と、上記フイー
ルド絶縁膜上以外の領域に位置する上記第１導電
体層と上記基体との間に形成され、その膜厚が少
なくとも上記ゲート絶縁膜よりも厚く設定された
絶縁膜とを具備したことを特徴とする半導体記憶
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55168618A JPS5792867A (en) | 1980-11-29 | 1980-11-29 | Semiconductor memory device |
| EP81305349A EP0052982B1 (en) | 1980-11-20 | 1981-11-11 | Semiconductor memory device and method for manufacturing the same |
| DE8181305349T DE3175125D1 (en) | 1980-11-20 | 1981-11-11 | Semiconductor memory device and method for manufacturing the same |
| US06/321,322 US4803529A (en) | 1980-11-20 | 1981-11-13 | Electrically erasable and electrically programmable read only memory |
| US07/193,079 US4910565A (en) | 1980-11-20 | 1988-05-12 | Electrically erasable and electrically programmable read-only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55168618A JPS5792867A (en) | 1980-11-29 | 1980-11-29 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5792867A JPS5792867A (en) | 1982-06-09 |
| JPS6225274B2 true JPS6225274B2 (ja) | 1987-06-02 |
Family
ID=15871391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55168618A Granted JPS5792867A (en) | 1980-11-20 | 1980-11-29 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5792867A (ja) |
-
1980
- 1980-11-29 JP JP55168618A patent/JPS5792867A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5792867A (en) | 1982-06-09 |
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