JPS6225514A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6225514A JPS6225514A JP60165371A JP16537185A JPS6225514A JP S6225514 A JPS6225514 A JP S6225514A JP 60165371 A JP60165371 A JP 60165371A JP 16537185 A JP16537185 A JP 16537185A JP S6225514 A JPS6225514 A JP S6225514A
- Authority
- JP
- Japan
- Prior art keywords
- level
- input terminal
- turned
- transistor
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は゛メモリ回路の入力部として適する論理回路に
関する。
関する。
この種の従来回路を第３図に示す。図中１゜２はＣＭＯ
Ｓインバータ、３〜５はＰチャネル型ＭＯＳトランジス
タ、６〜８はＮチャネル型ＭＯＳトランジスタ、９は第
１の入力端子、１０は第２の入力端子、１１は出力端子
、ｖＤＤは電源である。ここで第１の入力端子９にＬ“
（低）レベル、第２の入力端子１０にＨ’（高）レベル
の信号が印加されると、トランジスタ４゜５がオンで、
出力端子１１の出力信号が″Ｈ”レベルとなる。また第
１の入力端子９に１゛Ｈルベルの信号を印加し、第２の
入力端子１０に″Ｈ１または“Ｌ＃レベルの信号が印加
されると、トランジスタ８がオンで出力信号は′″ＬＬ
ルベルる。また第２の入力端子１０に′″Ｌ“レベルの
信号が印加されると、トランジスタ３゜７がオンで、第
１の入力端子９の入力レベルに関係なく出力信号が”Ｌ
′″レベルとなる機能を有する。
Ｓインバータ、３〜５はＰチャネル型ＭＯＳトランジス
タ、６〜８はＮチャネル型ＭＯＳトランジスタ、９は第
１の入力端子、１０は第２の入力端子、１１は出力端子
、ｖＤＤは電源である。ここで第１の入力端子９にＬ“
（低）レベル、第２の入力端子１０にＨ’（高）レベル
の信号が印加されると、トランジスタ４゜５がオンで、
出力端子１１の出力信号が″Ｈ”レベルとなる。また第
１の入力端子９に１゛Ｈルベルの信号を印加し、第２の
入力端子１０に″Ｈ１または“Ｌ＃レベルの信号が印加
されると、トランジスタ８がオンで出力信号は′″ＬＬ
ルベルる。また第２の入力端子１０に′″Ｌ“レベルの
信号が印加されると、トランジスタ３゜７がオンで、第
１の入力端子９の入力レベルに関係なく出力信号が”Ｌ
′″レベルとなる機能を有する。
第３図の回路においては、出力端子１１が１Ｈ”レベル
となるのは、第１の入力端子９が”Ｌルベルでかつ第２
の入力端子１０がＨ”レベルの場合である。また出力端
子１１がＬ”レベルとなるのは、第１の入力端子９が″
Ｈ＃レベルで、第２の入力端子１０が＠ Ｈ＃レベルま
たは′″Ｌ”レベルの場合と、第２の入力端子１０が”
Ｌ”レベルで、第１の入力端子９が任意のレベルの場合
に限られる。つまり第２の入力端子１０のレベルを′Ｌ
”レベルにスルト、第１の入力端子９のレベルに関係な
く出力信号がＬ”レベルとなり、かつ電源ｖＤＤ、接地
間の貫通電流は遮断されるが、第１の入力端子９に″Ｈ
＃レベルの信号全印加した場合、第２の入力端子１０の
レベルによってはトランジスタ３．６が同時にオンし、
貫通電流が流れてしまう。従って第３図の回路は、第１
の入力端子の入力信号レベルのみの制御で出方信号をＬ
”レベルにし、かつ貫通電流を遮断することができない
欠点があった。
となるのは、第１の入力端子９が”Ｌルベルでかつ第２
の入力端子１０がＨ”レベルの場合である。また出力端
子１１がＬ”レベルとなるのは、第１の入力端子９が″
Ｈ＃レベルで、第２の入力端子１０が＠ Ｈ＃レベルま
たは′″Ｌ”レベルの場合と、第２の入力端子１０が”
Ｌ”レベルで、第１の入力端子９が任意のレベルの場合
に限られる。つまり第２の入力端子１０のレベルを′Ｌ
”レベルにスルト、第１の入力端子９のレベルに関係な
く出力信号がＬ”レベルとなり、かつ電源ｖＤＤ、接地
間の貫通電流は遮断されるが、第１の入力端子９に″Ｈ
＃レベルの信号全印加した場合、第２の入力端子１０の
レベルによってはトランジスタ３．６が同時にオンし、
貫通電流が流れてしまう。従って第３図の回路は、第１
の入力端子の入力信号レベルのみの制御で出方信号をＬ
”レベルにし、かつ貫通電流を遮断することができない
欠点があった。
本発明は上記実情に鑑みてなされたもので、Ｗｃ１の入
力端子を高レベル、または第２の入力端子を低レベルに
するだけで、ｉ方の入力信号レベル釦関係なく出力信号
を低レベルにし、かつ貫通電流を遮断することができる
論理回路を提供しようとするものである。
力端子を高レベル、または第２の入力端子を低レベルに
するだけで、ｉ方の入力信号レベル釦関係なく出力信号
を低レベルにし、かつ貫通電流を遮断することができる
論理回路を提供しようとするものである。
本発明は、第１のＣＭＯＳインバータと、このインバー
タに縦続接続される第２のＣＭＯＳインバータと、この
インバータの出力部に一端が接続され他端が低レベル側
電位供給端に接続されるｎチャネル型ＭＯＳトランジス
タと、前記各ＣＭＯＳインバータの電源となる高電位レ
ベル供給系路に介挿されたＰチャネル型ＭｏＳトランジ
スタと、このＭＯＳ トランジスタ及び前記第１チヤネ
ル型ＭＯＳトランジスタのゲート入力となる第１の入力
端子と、前記第１のＣＭＯＳインバータのｆｆ−）入力
となる第２の入力端子とを具備したことを特徴とする。
タに縦続接続される第２のＣＭＯＳインバータと、この
インバータの出力部に一端が接続され他端が低レベル側
電位供給端に接続されるｎチャネル型ＭＯＳトランジス
タと、前記各ＣＭＯＳインバータの電源となる高電位レ
ベル供給系路に介挿されたＰチャネル型ＭｏＳトランジ
スタと、このＭＯＳ トランジスタ及び前記第１チヤネ
ル型ＭＯＳトランジスタのゲート入力となる第１の入力
端子と、前記第１のＣＭＯＳインバータのｆｆ−）入力
となる第２の入力端子とを具備したことを特徴とする。
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であジ、第１の入力端子２１をｆ
−）に接続したＰチャネルトランジスタ３ノと、第２の
入力端子２２をゲートに接続したＰチャネル型トランジ
スタ３２と、第２の入力端子２２をｆ−）に接続したＮ
チャネルトランジスタ３３とを直列接続し、トランジス
タ３１のソースを電ｍ、ｖＤＤに、トランジスタ３３の
ソースを接地に接続し、＠ｌの入力端子２ノをｒ−）に
接続したＰチャネルトランジスタ３４と、トランジスタ
３２．３３間の接続点２３をゲートに接続したＰチャネ
ルトランジスタ３５と、接続点２３をゲートに接続した
Ｎチャネルトランジスタ３６とを直列接続し、トランジ
スタ３４のソースを電源に、トランジスタ３６のソース
を接地に接続し、トランジスタ３５，３６の接続点をド
レインに接続したＮチャネルトランジスタ３７のソース
を接地に接続し、トランジスタ３７のドレインを出力２
４に接続した感のである。
図は同実施例の回路図であジ、第１の入力端子２１をｆ
−）に接続したＰチャネルトランジスタ３ノと、第２の
入力端子２２をゲートに接続したＰチャネル型トランジ
スタ３２と、第２の入力端子２２をｆ−）に接続したＮ
チャネルトランジスタ３３とを直列接続し、トランジス
タ３１のソースを電ｍ、ｖＤＤに、トランジスタ３３の
ソースを接地に接続し、＠ｌの入力端子２ノをｒ−）に
接続したＰチャネルトランジスタ３４と、トランジスタ
３２．３３間の接続点２３をゲートに接続したＰチャネ
ルトランジスタ３５と、接続点２３をゲートに接続した
Ｎチャネルトランジスタ３６とを直列接続し、トランジ
スタ３４のソースを電源に、トランジスタ３６のソース
を接地に接続し、トランジスタ３５，３６の接続点をド
レインに接続したＮチャネルトランジスタ３７のソース
を接地に接続し、トランジスタ３７のドレインを出力２
４に接続した感のである。
第１図において＠ｌの入力端子２ノが″Ｈ＃レベル、ま
たは第２の入力端子２２がＬ”レベルの場合を説明する
。まず入力端子２１が＠Ｈ”レベルのとき、トランジス
タ３１．３４がオフ、トランジスタ３７がオンとなり、
出力２４は′Ｌ”レベルとなり、メモリはノンアクティ
ブ状態となる。このとき第２の入力端子２２のレベルが
中間レベルであっても、トランジスタ３１．３４がオフ
しているため、電源ｖＤＤ％接地間に貫通電流は流れな
い。次に第２の入力端子２２が′Ｌ”レベルの場合で、
第１の入力端子２１が中間レベルであれば、トランジス
タ３１，３４．３７はオンし、接続点２５゜２３０電位
はｖＤＤとなる。従ってトランジスタ３５がオフ、トラ
ンジスタ３６がオンとなり、出力２４のレベルは“Ｌ”
７ペルとなり、メモリはノンアクティブ状態となる。こ
のときトランジスタ３３．３５がオフしているため、貫
通電流は流れない。
たは第２の入力端子２２がＬ”レベルの場合を説明する
。まず入力端子２１が＠Ｈ”レベルのとき、トランジス
タ３１．３４がオフ、トランジスタ３７がオンとなり、
出力２４は′Ｌ”レベルとなり、メモリはノンアクティ
ブ状態となる。このとき第２の入力端子２２のレベルが
中間レベルであっても、トランジスタ３１．３４がオフ
しているため、電源ｖＤＤ％接地間に貫通電流は流れな
い。次に第２の入力端子２２が′Ｌ”レベルの場合で、
第１の入力端子２１が中間レベルであれば、トランジス
タ３１，３４．３７はオンし、接続点２５゜２３０電位
はｖＤＤとなる。従ってトランジスタ３５がオフ、トラ
ンジスタ３６がオンとなり、出力２４のレベルは“Ｌ”
７ペルとなり、メモリはノンアクティブ状態となる。こ
のときトランジスタ３３．３５がオフしているため、貫
通電流は流れない。
次に第１の入力端子２１にＬ”レベル、第２の入力端子
２２に′Ｈ”レベルの信号が印加された場合を説明する
゛。この場合トランジスタ３１．３４がオンし、トラン
ジスタ３７がオフする。このとき接続点２５．２６の電
位はｖＤＤ、トランジスタ３２はオフ、トランジスタ３
３はオンとなり、接続点２３の電値は接地レベルとなる
。従ってトランジスタ３５はオン、トランジスタ３６は
オフとなり、出力２４はｖＤＤレベルとなり、メモリは
アクティブ状態となる。このときトランジスタ３２．３
６はオフのため、ｖＤＤ、接地間の貫通電流は流れず、
従って従来通りの制御は行なえるものである。
２２に′Ｈ”レベルの信号が印加された場合を説明する
゛。この場合トランジスタ３１．３４がオンし、トラン
ジスタ３７がオフする。このとき接続点２５．２６の電
位はｖＤＤ、トランジスタ３２はオフ、トランジスタ３
３はオンとなり、接続点２３の電値は接地レベルとなる
。従ってトランジスタ３５はオン、トランジスタ３６は
オフとなり、出力２４はｖＤＤレベルとなり、メモリは
アクティブ状態となる。このときトランジスタ３２．３
６はオフのため、ｖＤＤ、接地間の貫通電流は流れず、
従って従来通りの制御は行なえるものである。
第２図は本発明の他の実施例である。即ち第１図のトラ
ンジスタ３１．３４は同一ゲート入力、同一チャネル型
であるため、これらトランジスタを共通化したものであ
る。この場合の動作は第１図の実施例に対応するので、
対応個所には同一符号を付して説明を省略する。
ンジスタ３１．３４は同一ゲート入力、同一チャネル型
であるため、これらトランジスタを共通化したものであ
る。この場合の動作は第１図の実施例に対応するので、
対応個所には同一符号を付して説明を省略する。
前記従来例では、第１の入力端子を′Ｈ“レベルにして
出力を″Ｌ”レベルにする場合、第２の入力端子が中間
レベルであると貫通電流が流れてしまう。従って貫通電
流を防ぐためには、第２の入力端子を”Ｈ”または＠Ｌ
ルベルにしておかなくてはならない。しかし本発明では
、第１の入力端子を“Ｈ”レベルにして出力を’Ｌ”レ
ベルにする場合、第２の入力端子が任意のレベル、また
は第２の入力端子を”Ｌ”レベルにして出力を′″Ｌ”
レベルにする場合に、第１の入力端子が任意のレベルで
あっても、貫通電流が流れない。
出力を″Ｌ”レベルにする場合、第２の入力端子が中間
レベルであると貫通電流が流れてしまう。従って貫通電
流を防ぐためには、第２の入力端子を”Ｈ”または＠Ｌ
ルベルにしておかなくてはならない。しかし本発明では
、第１の入力端子を“Ｈ”レベルにして出力を’Ｌ”レ
ベルにする場合、第２の入力端子が任意のレベル、また
は第２の入力端子を”Ｌ”レベルにして出力を′″Ｌ”
レベルにする場合に、第１の入力端子が任意のレベルで
あっても、貫通電流が流れない。
以上のように、片方の入力端子の信号レベルの制御だけ
で出力を″Ｌ＃レベルにし、かつ貫通電流を流さないよ
うにすることができる。また第１の入力端子が″′Ｌ＃
レベルで、かつ第２の入力端子がＨ”レベルで出力をア
クティブにする場合にも、貫通電流・は流れず、従来通
りの動作が可能である。また素子数は前記従来例に比べ
てｌ素子しか増えておらず、集積化の点で有利である。
で出力を″Ｌ＃レベルにし、かつ貫通電流を流さないよ
うにすることができる。また第１の入力端子が″′Ｌ＃
レベルで、かつ第２の入力端子がＨ”レベルで出力をア
クティブにする場合にも、貫通電流・は流れず、従来通
りの動作が可能である。また素子数は前記従来例に比べ
てｌ素子しか増えておらず、集積化の点で有利である。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は従来の論理回路図である
。 １．２・−ＣＭＯＳインバータ、３１〜３７・・・ＭＯ
Ｓトランジスタ、２１・・・第１の入力端子、２２・・
・第２の入力端子、２４・・・出力端子。 出願人代理人 弁理士 鈴 江 武 彦第１ｖ！Ｊ 第２図 ｎｎ 第３図
他の実施例の回路図、第３図は従来の論理回路図である
。 １．２・−ＣＭＯＳインバータ、３１〜３７・・・ＭＯ
Ｓトランジスタ、２１・・・第１の入力端子、２２・・
・第２の入力端子、２４・・・出力端子。 出願人代理人 弁理士 鈴 江 武 彦第１ｖ！Ｊ 第２図 ｎｎ 第３図
Claims (2)
- （１）第１のＣＭＯＳインバータと、このインバータに
縦続接続される第２のＣＭＯＳインバータと、このイン
バータの出力部に一端が接続され他端が低レベル側電位
供給端に接続されるｎチャネル型ＭＯＳトランジスタと
、前記各ＣＭＯＳインバータの電源となる高電位レベル
供給系路に介挿されたＰチャネル型ＭＯＳトランジスタ
と、このＭＯＳトランジスタ及び前記ｎチャネル型ＭＯ
Ｓトランジスタのゲート入力となる第１の入力端子と、
前記第１のＣＭＯＳインバータのゲート入力となる第２
の入力端子とを具備したことを特徴とする論理回路。 - （２）前記Ｐチャネル型ＭＯＳトランジスタは、前記第
１、第２のＣＭＯＳインバータの電源となる高電位レベ
ル供給系路にそれぞれ設けられることを特徴とした特許
請求の範囲第１項に記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165371A JPS6225514A (ja) | 1985-07-26 | 1985-07-26 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165371A JPS6225514A (ja) | 1985-07-26 | 1985-07-26 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6225514A true JPS6225514A (ja) | 1987-02-03 |
Family
ID=15811100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60165371A Pending JPS6225514A (ja) | 1985-07-26 | 1985-07-26 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6225514A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04170223A (ja) * | 1990-11-02 | 1992-06-17 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1985
- 1985-07-26 JP JP60165371A patent/JPS6225514A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04170223A (ja) * | 1990-11-02 | 1992-06-17 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
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