JPH0668541B2 - 相補型ｍｏｓトランジスタよりなるテスト回路 - Google Patents
相補型ｍｏｓトランジスタよりなるテスト回路Info
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- JPH0668541B2 JPH0668541B2 JP62066579A JP6657987A JPH0668541B2 JP H0668541 B2 JPH0668541 B2 JP H0668541B2 JP 62066579 A JP62066579 A JP 62066579A JP 6657987 A JP6657987 A JP 6657987A JP H0668541 B2 JPH0668541 B2 JP H0668541B2
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- 230000000295 complement effect Effects 0.000 title claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータのテスト回路に関する。
従来、この種のテスト回路は、第３図に示すように、入
力端子301にドレインとゲートが接続された第１のＮチ
ャネル型ＭＯＳトランジスタ（以下n-chTrと略す）302
と、第１のn-ch Tr 302のソースにドレインとゲートが
接続された第２のn-ch Tr 303と、ドレインとゲートが
第２のn-ch Tr 303のソースに、ソースが入力端子301に
接続された第７のn-ch Tr 304と、入力端子301の入力信
号が入力される第１のＰチャネル型ＭＯＳトランジスタ
（以下p-ch Trと略す）と第９のn-ch Trよりなる第１の
インバータ305と、ゲートが第１のインバータ305の出力
に、ドレインが第２のn-ch Tr 303のソースに、ソース
がGNDに接続された第８のn-ch Tr 306と、第８のn-ch T
r 306のドレインがゲートに、ドレインがVDD電位に接続
された第３のn-ch Tr 307と、ドレインが第３のn-chTr
307のソースに、ゲートが第１のインバータ305の出力
に、ソースがGNDに接続された第４のn-ch Tr 308と、ド
レインが第４のn-ch Tr 308のドレインに、ゲートがVDD
電位に、ソースがGNDに接続されたオン抵抗値が高い第1
0のn-ch Tr 309と、第10のn-ch Tr 309のドレインが入
力され、第２のp-ch Trと第５のn-ch Trよりなる第２の
インバータ310と、第２のインバータ310の出力が入力さ
れる第３のp-ch Trと第６のn-ch Trよりなる第３のイン
バータ311とから構成され、第３のインバータ311の出力
がテスト信号312となるようになっていた。
力端子301にドレインとゲートが接続された第１のＮチ
ャネル型ＭＯＳトランジスタ（以下n-chTrと略す）302
と、第１のn-ch Tr 302のソースにドレインとゲートが
接続された第２のn-ch Tr 303と、ドレインとゲートが
第２のn-ch Tr 303のソースに、ソースが入力端子301に
接続された第７のn-ch Tr 304と、入力端子301の入力信
号が入力される第１のＰチャネル型ＭＯＳトランジスタ
（以下p-ch Trと略す）と第９のn-ch Trよりなる第１の
インバータ305と、ゲートが第１のインバータ305の出力
に、ドレインが第２のn-ch Tr 303のソースに、ソース
がGNDに接続された第８のn-ch Tr 306と、第８のn-ch T
r 306のドレインがゲートに、ドレインがVDD電位に接続
された第３のn-ch Tr 307と、ドレインが第３のn-chTr
307のソースに、ゲートが第１のインバータ305の出力
に、ソースがGNDに接続された第４のn-ch Tr 308と、ド
レインが第４のn-ch Tr 308のドレインに、ゲートがVDD
電位に、ソースがGNDに接続されたオン抵抗値が高い第1
0のn-ch Tr 309と、第10のn-ch Tr 309のドレインが入
力され、第２のp-ch Trと第５のn-ch Trよりなる第２の
インバータ310と、第２のインバータ310の出力が入力さ
れる第３のp-ch Trと第６のn-ch Trよりなる第３のイン
バータ311とから構成され、第３のインバータ311の出力
がテスト信号312となるようになっていた。
入力端子301に例えばVDD＋2[V]が印加された場合、第３
のn-ch Tr 307のゲートには第１のn-ch Tr 302と第２の
n-ch Tr 303のスレショルド電圧分の和、例えば２VT降
下したVDD+2-2VT[V]が印加されるので、第３のn-ch Tr
307ではそのオン電流が流れ第３のn-ch Tr 307のソース
である点313では第３のn-ch Tr 307と第10のn-ch Tr 30
9のオン抵抗比によるVDD電位とGNDの間である第１の電
位が発生し、第２のインバータ310に入力されその出力
が第３のインバータ311に入力されることにより、テス
ト信号312がVDD電位になる。また、入力端子301にVDD電
位が印加された場合は、点313は上述のVDD＋2[V]が印加
された場合と異なり第３のn-ch Tr 307のオン抵抗値が
高いため、VDD電位とGNDの間ではあるが上記第１の電位
よりGNDに近い第２の電位を発生し、テスト信号312はGN
D電位になる。
のn-ch Tr 307のゲートには第１のn-ch Tr 302と第２の
n-ch Tr 303のスレショルド電圧分の和、例えば２VT降
下したVDD+2-2VT[V]が印加されるので、第３のn-ch Tr
307ではそのオン電流が流れ第３のn-ch Tr 307のソース
である点313では第３のn-ch Tr 307と第10のn-ch Tr 30
9のオン抵抗比によるVDD電位とGNDの間である第１の電
位が発生し、第２のインバータ310に入力されその出力
が第３のインバータ311に入力されることにより、テス
ト信号312がVDD電位になる。また、入力端子301にVDD電
位が印加された場合は、点313は上述のVDD＋2[V]が印加
された場合と異なり第３のn-ch Tr 307のオン抵抗値が
高いため、VDD電位とGNDの間ではあるが上記第１の電位
よりGNDに近い第２の電位を発生し、テスト信号312はGN
D電位になる。
上述した従来のテスト回路は、入力端子301にVDD電位が
印加されている時には第３のn-ch Tr 307と第10のn-ch
Tr 309を通してVDDよりGNDに流れる電流および第２のp-
ch Trと第５のn-ch Trを通して流れる電流が存在すると
いう欠点および素子数が多いという欠点がある。
印加されている時には第３のn-ch Tr 307と第10のn-ch
Tr 309を通してVDDよりGNDに流れる電流および第２のp-
ch Trと第５のn-ch Trを通して流れる電流が存在すると
いう欠点および素子数が多いという欠点がある。
本発明の相補型ＭＯＳトランジスタよりなるテスト回路
は、 入力端子にドレインとゲートが接続された第１のＮチャ
ネル型ＭＯＳトランジスタと、 第１のＮチャネル型ＭＯＳトランジスタのソースにドレ
インとゲートが接続された第２のＮチャネル型ＭＯＳト
ランジスタと、 ドレインが電源電位に、ゲートが第２のＮチャネル型Ｍ
ＯＳトランジスタのソースにそれぞれ接続された第３の
Ｎチャネル型ＭＯＳトランジスタと、 ソースが第３のＮチャネル型ＭＯＳトランジスタのソー
スに、ゲートが制御信号線にそれぞれ接続された第１の
Ｐチャネル型ＭＯＳトランジスタと、 ドレインが第１のＰチャネル型ＭＯＳトランジスタのド
レインに、ゲートが電源電位に、ソースがグランド電位
にそれぞれ接続された第４のＮチャネル型ＭＯＳトラン
ジスタと、 第１のＰチャネル型ＭＯＳトランジスタのドレインと第
４のＮチャネル型ＭＯＳトランジスタのドレインの接続
点が入力される、第２のＰチャネル型ＭＯＳトランジス
タと第５のＮチャネル型ＭＯＳトランジスタよりなる第
１のインバータ回路と、 第１のインバータ回路の出力が入力される、第３のＰチ
ャネル型ＭＯＳトランジスタと第６のＮチャネル型ＭＯ
Ｓトランジスタよりなる第２のインバータ回路とを有す
る。
は、 入力端子にドレインとゲートが接続された第１のＮチャ
ネル型ＭＯＳトランジスタと、 第１のＮチャネル型ＭＯＳトランジスタのソースにドレ
インとゲートが接続された第２のＮチャネル型ＭＯＳト
ランジスタと、 ドレインが電源電位に、ゲートが第２のＮチャネル型Ｍ
ＯＳトランジスタのソースにそれぞれ接続された第３の
Ｎチャネル型ＭＯＳトランジスタと、 ソースが第３のＮチャネル型ＭＯＳトランジスタのソー
スに、ゲートが制御信号線にそれぞれ接続された第１の
Ｐチャネル型ＭＯＳトランジスタと、 ドレインが第１のＰチャネル型ＭＯＳトランジスタのド
レインに、ゲートが電源電位に、ソースがグランド電位
にそれぞれ接続された第４のＮチャネル型ＭＯＳトラン
ジスタと、 第１のＰチャネル型ＭＯＳトランジスタのドレインと第
４のＮチャネル型ＭＯＳトランジスタのドレインの接続
点が入力される、第２のＰチャネル型ＭＯＳトランジス
タと第５のＮチャネル型ＭＯＳトランジスタよりなる第
１のインバータ回路と、 第１のインバータ回路の出力が入力される、第３のＰチ
ャネル型ＭＯＳトランジスタと第６のＮチャネル型ＭＯ
Ｓトランジスタよりなる第２のインバータ回路とを有す
る。
本発明は、第３のn-ch Trと第４のn-ch Trの間に第１の
p-ch Trを追加し、そのゲートをストップ信号で制御す
るようにしたものである。
p-ch Trを追加し、そのゲートをストップ信号で制御す
るようにしたものである。
入力端子に、例えばVDD＋2[V]が印加され第１のp-ch Tr
のゲート信号であるストップ信号がGND電位である場
合、上述の従来例と同様に第３のn-ch Tr、第１のp-ch
Tr、第４のn-ch Trのオン抵抗比により定められるVDD電
位とGNDの間の第１の電位に接続点は設定され、テスト
信号がアクティブであるVDD電位を出力する。また、入
力端子にVDD電位が印加され、かつ消費電流を減少させ
たい時は、ストップ信号をVDD電位に設定すれば、接続
点がGND電位となり、従来例と同じくテスト信号をノン
アクティブであるGND電位にできる。それに加えて第１
のp-ch Trがオフしているため、第３のn-ch Tr、第１の
p-ch Tr、第４のn-ch Trを通してVDDからGNDに流れる電
流および第２のp-ch Trと第５のn-ch Trよりなる第１の
インバータにおけるVDDからGNDに流れる電流も存在しな
い。
のゲート信号であるストップ信号がGND電位である場
合、上述の従来例と同様に第３のn-ch Tr、第１のp-ch
Tr、第４のn-ch Trのオン抵抗比により定められるVDD電
位とGNDの間の第１の電位に接続点は設定され、テスト
信号がアクティブであるVDD電位を出力する。また、入
力端子にVDD電位が印加され、かつ消費電流を減少させ
たい時は、ストップ信号をVDD電位に設定すれば、接続
点がGND電位となり、従来例と同じくテスト信号をノン
アクティブであるGND電位にできる。それに加えて第１
のp-ch Trがオフしているため、第３のn-ch Tr、第１の
p-ch Tr、第４のn-ch Trを通してVDDからGNDに流れる電
流および第２のp-ch Trと第５のn-ch Trよりなる第１の
インバータにおけるVDDからGNDに流れる電流も存在しな
い。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の相補型ＭＯＳトランジスタよりなるテ
スト回路の第１の実施例の回路図である。
スト回路の第１の実施例の回路図である。
本実施例では入力端子101に第１のn-ch Tr 102と第２の
n-ch Tr 103とが縦続接続されて、第３のn-ch Tr 104の
ゲートに入力し、ドレインがVDD電位に接続された第３
のn-ch Tr 104とゲートがVDD電位にソースがGNDに接続
された第４のn-ch Tr 106の間にゲート信号がストップ
信号107である第１のp-ch Tr 105を縦続接続し、第１の
p-ch Tr 105と第４のn-ch Tr 106の接続点111を第１の
インバータ108に入力し、その出力を第２のインバータ1
09に入力しその出力をテスト信号110としている。
n-ch Tr 103とが縦続接続されて、第３のn-ch Tr 104の
ゲートに入力し、ドレインがVDD電位に接続された第３
のn-ch Tr 104とゲートがVDD電位にソースがGNDに接続
された第４のn-ch Tr 106の間にゲート信号がストップ
信号107である第１のp-ch Tr 105を縦続接続し、第１の
p-ch Tr 105と第４のn-ch Tr 106の接続点111を第１の
インバータ108に入力し、その出力を第２のインバータ1
09に入力しその出力をテスト信号110としている。
入力端子101に、例えばVDD＋2[V]が印加され第１のp-ch
Tr 105のゲート信号であるストップ信号107がGND電位
である場合、上述の従来例と同様に第３のn-ch Tr 10
4、第１のp-ch Tr 105、第４のn-ch Tr 106のオン抵抗
比により定められるVDD電位とGNDの間の第１の電位に点
111は設定され、テスト信号110がアクティブであるVDD
電位が出力される。また、入力端子101にVDD電位が印加
され、かつ消費電流を減少させたい時は、ストップ信号
107をVDD電位に設定すれば、点111がGND電位となり、従
来例と同じくテスト信号110をノンアクティブであるGND
電位にできる。それに加えて第１のp-ch Tr 105がオフ
しているため、第３のn-ch Tr 104、第１のp-ch Tr 10
5、第４のn-ch Tr 106を通してVDDからGNDに流れる電流
および第２のp-ch Trと第５のn-ch Trよりなる第１のイ
ンバータ108におけるVDDからGNDに流れる電流も存在し
ない。
Tr 105のゲート信号であるストップ信号107がGND電位
である場合、上述の従来例と同様に第３のn-ch Tr 10
4、第１のp-ch Tr 105、第４のn-ch Tr 106のオン抵抗
比により定められるVDD電位とGNDの間の第１の電位に点
111は設定され、テスト信号110がアクティブであるVDD
電位が出力される。また、入力端子101にVDD電位が印加
され、かつ消費電流を減少させたい時は、ストップ信号
107をVDD電位に設定すれば、点111がGND電位となり、従
来例と同じくテスト信号110をノンアクティブであるGND
電位にできる。それに加えて第１のp-ch Tr 105がオフ
しているため、第３のn-ch Tr 104、第１のp-ch Tr 10
5、第４のn-ch Tr 106を通してVDDからGNDに流れる電流
および第２のp-ch Trと第５のn-ch Trよりなる第１のイ
ンバータ108におけるVDDからGNDに流れる電流も存在し
ない。
第２図は本発明の第２の実施例の回路図である。
本実施例は、入力端子201にドレインとゲートが接続さ
れた第１のn-ch Tr 202、第１のn-ch Tr 202のソースに
ドレインとゲートが接続された第２のn-ch Tr 203、ド
レインとゲートが第２のn-ch Tr 203のソースに、ソー
スが入力端子201に接続された第７のn-ch Tr 204、入力
端子201の信号が入力される第４のp-ch Trと第９のn-ch
Trよりなる第１のインバータ205、ゲートが第１のイン
バータ205の出力に、ドレインが第２のn-ch Tr 203のソ
ースに、ソースがGNDに接続された第８のn-ch Tr 206、
第８のn-ch Tr 206のドレインがゲートに、ドレインがV
DD電位に接続された第３のn-ch Tr 207、ソースが第３
のn-ch Tr 207のソースに、ゲートがストップ信号214
に、ドレインが第４のn-ch Tr 208のドレインに接続さ
れた第１のp-ch Tr 213、ゲートが第１のインバータ205
の出力に、ソースがGNDに接続された第４のn-ch Tr 20
8、ドレインが第４のn-ch Tr 208のソースに、ソースが
GNDに、ゲートがVDD電位に接続された第10のn-ch Tr 20
9、第10のn-ch Tr 209のドレインが入力される第２のp-
ch Trと第５のn-ch Trよりなる第２のインバータ210、
第２のインバータ210の出力が入力される第３のp-ch Tr
と第６のn-ch Trよりなる第３のインバータ211より構成
される。動作は第１の実施例と同じく入力端子201にVDD
電位が印加され、かつ消費電流を減少させたい時は、ス
トップ信号214をVDD電位に設定すれば、第１の実施例と
同様にVDDからGNDに流れる電流が存在しなくなる。
れた第１のn-ch Tr 202、第１のn-ch Tr 202のソースに
ドレインとゲートが接続された第２のn-ch Tr 203、ド
レインとゲートが第２のn-ch Tr 203のソースに、ソー
スが入力端子201に接続された第７のn-ch Tr 204、入力
端子201の信号が入力される第４のp-ch Trと第９のn-ch
Trよりなる第１のインバータ205、ゲートが第１のイン
バータ205の出力に、ドレインが第２のn-ch Tr 203のソ
ースに、ソースがGNDに接続された第８のn-ch Tr 206、
第８のn-ch Tr 206のドレインがゲートに、ドレインがV
DD電位に接続された第３のn-ch Tr 207、ソースが第３
のn-ch Tr 207のソースに、ゲートがストップ信号214
に、ドレインが第４のn-ch Tr 208のドレインに接続さ
れた第１のp-ch Tr 213、ゲートが第１のインバータ205
の出力に、ソースがGNDに接続された第４のn-ch Tr 20
8、ドレインが第４のn-ch Tr 208のソースに、ソースが
GNDに、ゲートがVDD電位に接続された第10のn-ch Tr 20
9、第10のn-ch Tr 209のドレインが入力される第２のp-
ch Trと第５のn-ch Trよりなる第２のインバータ210、
第２のインバータ210の出力が入力される第３のp-ch Tr
と第６のn-ch Trよりなる第３のインバータ211より構成
される。動作は第１の実施例と同じく入力端子201にVDD
電位が印加され、かつ消費電流を減少させたい時は、ス
トップ信号214をVDD電位に設定すれば、第１の実施例と
同様にVDDからGNDに流れる電流が存在しなくなる。
本実施例では点215に第４のn-ch Tr 208が接続されてい
るため、入力端子201に、例えばVDD＋2[V]印加後GND電
位が印加された時の点215での電位保持時間を短かくで
きる。つまり、テスト信号212がアクティブ・レベルか
らノンアクティブ・レベルへの変化が早い利点がある。
るため、入力端子201に、例えばVDD＋2[V]印加後GND電
位が印加された時の点215での電位保持時間を短かくで
きる。つまり、テスト信号212がアクティブ・レベルか
らノンアクティブ・レベルへの変化が早い利点がある。
以上説明したように本発明は、第３のn-ch Trと第４のn
-ch Trの間に第１のp-ch Trを追加し、そのゲートをス
トップ信号で制御することにより、入力端子にVDD電位
が印加されても消費電流をゼロにすることができる効果
がある。
-ch Trの間に第１のp-ch Trを追加し、そのゲートをス
トップ信号で制御することにより、入力端子にVDD電位
が印加されても消費電流をゼロにすることができる効果
がある。
第１図は本発明のテスト回路の第１の実施例の回路図、
第２図は本発明の第２の実施例の回路図、第３図は従来
例の回路図である。 101……入力端子、102……第１のn-ch Tr、 103……第２のn-ch Tr、104……第３のn-ch Tr、 105……第１のp-ch Tr、106……第４のn-ch Tr、 107……ストップ信号、108……第１のインバータ、 109……第２のインバータ、110……テスト信号、 111……点、 201……入力端子、202……第１のn-ch Tr、 203……第２のn-ch Tr、204……第７のn-ch Tr、 205……第１のインバータ、206……第８のn-ch Tr、 207……第３のn-ch Tr、208……第４のn-ch Tr、 209……第10のn-ch Tr、210……第２のインバータ、 211……第３のインバータ、212……テスト信号、 213……第１のp-ch Tr、214……ストップ信号、 215……点。
第２図は本発明の第２の実施例の回路図、第３図は従来
例の回路図である。 101……入力端子、102……第１のn-ch Tr、 103……第２のn-ch Tr、104……第３のn-ch Tr、 105……第１のp-ch Tr、106……第４のn-ch Tr、 107……ストップ信号、108……第１のインバータ、 109……第２のインバータ、110……テスト信号、 111……点、 201……入力端子、202……第１のn-ch Tr、 203……第２のn-ch Tr、204……第７のn-ch Tr、 205……第１のインバータ、206……第８のn-ch Tr、 207……第３のn-ch Tr、208……第４のn-ch Tr、 209……第10のn-ch Tr、210……第２のインバータ、 211……第３のインバータ、212……テスト信号、 213……第１のp-ch Tr、214……ストップ信号、 215……点。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7436−5Ｊ Ｈ０３Ｋ 17/687 Ｚ
Claims (1)
- 【請求項１】入力端子にドレインとゲートが接続された
第１のＮチャネル型ＭＯＳトランジスタと、 第１のＮチャネル型ＭＯＳトランジスタのソースにドレ
インとゲートが接続された第２のＮチャネル型ＭＯＳト
ランジスタと、 ドレインが電源電位に、ゲートが第２のＮチャネル型Ｍ
ＯＳトランジスタのソースにそれぞれ接続された第３の
Ｎチャネル型ＭＯＳトランジスタと、 ソースが第３のＮチャネル型ＭＯＳトランジスタのソー
スに、ゲートが制御信号線にそれぞれ接続された第１の
Ｐチャネル型ＭＯＳトランジスタと、 ドレインが第１のＰチャネル型ＭＯＳトランジスタのド
レインに、ゲートが電源電位に、ソースがグランド電位
にそれぞれ接続された第４のＮチャネル型ＭＯＳトラン
ジスタと、 第１のＰチャネル型ＭＯＳトランジスタのドレインと第
４のＮチャネル型ＭＯＳトランジスタのドレインの接続
点が入力される、第２のＰチャネル型ＭＯＳトランジス
タと第５のＮチャネル型ＭＯＳトランジスタよりなる第
１のインバータ回路と、 第１のインバータ回路の出力が入力される、第３のＰチ
ャネル型ＭＯＳトランジスタと第６のＮチャネル型ＭＯ
Ｓトランジスタよりなる第２のインバータ回路とを有す
る相補型ＭＯＳトランジスタよりなるテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066579A JPH0668541B2 (ja) | 1987-03-19 | 1987-03-19 | 相補型ｍｏｓトランジスタよりなるテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066579A JPH0668541B2 (ja) | 1987-03-19 | 1987-03-19 | 相補型ｍｏｓトランジスタよりなるテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63231278A JPS63231278A (ja) | 1988-09-27 |
| JPH0668541B2 true JPH0668541B2 (ja) | 1994-08-31 |
Family
ID=13320003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62066579A Expired - Fee Related JPH0668541B2 (ja) | 1987-03-19 | 1987-03-19 | 相補型ｍｏｓトランジスタよりなるテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668541B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3015180U (ja) * | 1995-02-27 | 1995-08-29 | 北栄工業株式会社 | 家具転倒防止金具 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5019772A (en) * | 1989-05-23 | 1991-05-28 | International Business Machines Corporation | Test selection techniques |
| JP6225541B2 (ja) * | 2013-07-29 | 2017-11-08 | 富士通株式会社 | 半導体装置 |
-
1987
- 1987-03-19 JP JP62066579A patent/JPH0668541B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3015180U (ja) * | 1995-02-27 | 1995-08-29 | 北栄工業株式会社 | 家具転倒防止金具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63231278A (ja) | 1988-09-27 |
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