JPS62257761A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体集積回路の製造方法に関し。

詳しくは、下層ポリシリコン電極の段差部上を通る上層
電極を有するＭＯ８型集積回路の製造方法に関する。

（従来の技術） 従来の上記ＭＯ８型集槓回路の製造方法の一例として、
従来の２層ポリシリコン構造を用いたＭＯ８Ｏ８撰集積
回路造方法を第２図に示す。この第２図では、１層目に
ポリシリコン、２層目にポリシリコンとシリサイドの２
層膜による所謂ポリサイド構造を用いている。この第２
図に示す製造方法をＮチャネルＭＯ８型果槓回路を例に
とり順を追って説明する。

まず、Ｐ型シリコン基板１の表面に公知の技術例えばＬ
ＯＣＯ８法により活性領域と非活性領域を形成する。

次に、第２図（ａ）に示すようＫ、活性領域内のシリコ
ン基板１０表面を熱酸化することにより、キャパシタを
形成するための絶縁膜２としてシリコン酸化膜２ａを形
成する。次に、同じくキヤ・センタｅｆｉｌ！Ｎ２とし
てシリコンナイトライド２ｂをＣＶＤ法によ多形成する
。このようにシリコン酸化ＩＡ２＆とシリコンナイトラ
イド２ｂの２層膜を用いることは、シリコンナイトライ
ド２ｂの誘１を率がシリコン酸化膜２ａと比べて高いこ
とを利用してギャパシタの単位面積あたりの容量を増大
させ。

かつ絶縁膜２のピンホールによる上下電極間の絶縁不良
率を低減させることを目的とする。通常用いられるシリ
コン葭化膜２＆の膜厚は３０〜１ｏｏＡ、シリコンナイ
トライド２ｂの膜厚は５０〜１５０λ程度である。

次に、シリコンナイトライド２ｂの上面に第１層目の電
極となるポリシリコン３を形成する。このポリシリコン
３は、Ｎ型不純物がドーピングされ導電性を待っている
。また、膜厚の通常使用される範囲ｉ１ｍ　１０００〜
４０００λ程度である。

次に、公知のホトリソ技術によりポリシリコン３上に第
２図（ｂ）に示すようにレノスト７等ターン４を形成し
、このレノストパターン４をマスクとして同第２図（ｂ
）のようにポリシリコン３．シリコンナイトライド２ｂ
およびシリコン酸化膜２ａを選択的にエツチング除去す
る。この時、エツチングには通常ＣＦ、ガスによるグラ
ズでエツチングが用いられる。

以上で第１層目のポリシリコン３によるキヤ／Ｊシタン
ス領域が形成され、これはｌＴｒ／　１セルｍダイナミ
ックＲＡ　Ｍ　（Ｄ　−ＲＡ　Ｍ　）のメモリセルのキ
ヤ・センタとしてよく用いられる。

次に、第２層目のポリサイドによるｙ−ト’を極が形成
される。このｆ−）電極の形成は、まず残存したレノス
ト・ぜターン４を除去した後、ダート絶縁層と層間膜を
形成することから始まシ、基板全体を熱酸化することに
よシ、露出しているシリコン基板１の嚢面および露出し
ているポリシリコン３の表面に第２図（ｃ）に示すよう
に熱酸化膜５を形成する。次いで、その上にＣＶＤ法に
よシボリシリコン６を形成する。このポリシリコンロに
は、第り層目のポリシリコン３と同様に不純物がドーピ
ングされ導電性が持される。さらに、その上にシリサイ
ド７例えばモリブデン、タングステン。

タンタル、チタンなどの筒融点金属とシリコンとかＣＶ
Ｄ法あるいはスパッタ法によシ被着される。

そして、このシリサイド７とポリシリコンロを公知のホ
トリソエツチング技術によシ前記第２図（Ｃ）に示すよ
うに・！ターニングすることによシ、第１層目のポリシ
リコン３０段差部の上を通るポリサイド構造のｆ−上電
極、所謂ポリサイドｆ−）８を形成する。

以下通常のＭＯ３型集積回路の製造方法によシミ極配線
および・母ツシペーション層が形成され、ＭＯ８型果損
回路が製造される。

（発明が解決しようとする問題点） しかしながら、上記従来の製造方法では、第１層目のポ
リシリコン３の断面形状はドライエツチングの’［１１
，で決定され、多くの場合、基板シリコン面に対してほ
ぼ垂直になっている。そして、そのポリシリコン３（下
層ポリシリコン電極）の垂直段差部の上を通って上層電
極として所謂ポリサイドダート８が形成されるため、従
来は次のような問題点があった。

（ｉ）　ポリサイドダート８を形成するための高融点金
属シリサイド７をスパッタ法によシ被着する場合、段差
部の膜被覆性（ステッグカパレーソ性）が悪く膜厚が薄
くなるため、抵抗が大きくなる。

（２）　　（ｉ）と同様目的のシリサイド７ｆｆｉＣＶ
Ｄで形成する場合、段差部の被覆性は良好ながら膜質が
悪いため、後に続く熱処理中にシリサイド７が簡単に酸
化されてしまい、やはり抵抗の増大を招く、あるいは断
縁してしまう。

（３）　　シリサイド７およびぼりシリコン６のノセタ
ーニングにリアクテイグイオンエッチング（ＲＩＥ）を
用いると、第２図（ｃ）に示すように段差部（垂直部）
にポリサイド膜９（シリサイド７とポリシリコンロ）が
残り、配線ショートを引き起こす。

この発明は、以上述べた上層電極の抵抗増大と配線ショ
ートの問題点を除去し、高性能、高信頼性の上１−電極
を高歩留シで形成できる半導体集積回路の製造方法を提
供することを目的とする。

（問題点を解決するための手段） この発明では、半導体基板上に第１層目のポリシリコン
を形成した後、その表面を酸化し、その上にシリコンナ
イトライドを形成し、その後、これらを・臂ターンに形
成したうえで、前記シリコンナイトライドを酸化マスク
としてポリシリコンの側面を酸化し、その後、酸化によ
るすべてのポリシリコン酸化膜を除去して残存ポリシリ
フンを露出させる。

（作用） 上記のよりにしてポリシリコンの側面を酸化し、ポリシ
リコン酸化膜を除去すると、ポリシリコンの角は酸化お
よび除去され、残存ポリシリコンは断面半円形状となり
、段差部は滑らかとなる。し念がって、以後、残存ポリ
シリコンの表面に酸化膜を形成した後、ポリシリコン（
下層１！極）の段差部上を通る上層電極を形成すると、
この上層電極を安定に形成することができ、かつ不要部
分に電極材料が残ることがなくなる。

（実施例） 第１図はこの発明の一実施例を示す工程断面図である。

以下この一実施例について説明する。

まず、ＰＭシリコン基板１１の主表面を公知の技術によ
り活性領域と非活性領域に分離する。次に、第１図（ａ
）に示すように、活性領域のシリコン基板１１主表面に
薄いシリコン酸化膜１２を形成した後、今生表面上に薄
いシリコンナイトライド１３（第１のシリコンナイトラ
イド）とポリシリコン１４を項次被着し、ポリシリコン
１４には不純物をドープさせて導電性を持たせる。ここ
までの工程は従来の技術と同じである。したがって、膜
厚に関しても同じである。

次に、同第１図（ａ）　Ｋ示すように、ポリシリコン１
４の表面を熱酸化により酸化し、約５００＾のポリシリ
コン酸化膜１５を形成する。さらに、このポリシリコン
酸化Ｍ１５上にＣＶＤ法によりシリコンナイトライド１
６（第２のシリコンナイトライド）を１００＾形成する
。この時、シリコンナイトライド１６の厚さは下層シリ
コンナイトライド１３と同等にすることが望ましいが、
±２００λ程度は異なっていてもこの発明の主旨を外れ
るものではない。

次に、公知のホトリソ技術によりシリコンナイトライド
１６上に第１図（ｂ）に示すようにレノストノ（ターン
１７を形成する。そして、このレノストパターン１７を
マスクとして同第１図（ｂ）　Ｋ示すようにシリコンナ
イトライド１６．ポリシリコン酸化Ｍ１５およびポリシ
リコン１４を選択的にエツチング除去することによシ、
これらを同図のように・ぐターンに形成する。

次に％ノノストパターンエ７を除去し友後、酸化性雰囲
気中で熱処理することＫより、シリコンナイトライド１
３および１６で覆われていないポリシリコン１４の側面
を酸化し、第１図（Ｃ）に示すようにポリシリコン酸化
膜１８を形成する。この時、酸化条件は、８００〜９０
０℃程度、雰囲気は水素および酸素の燃焼によるバーニ
ング酸化が好ましい。その理由は、電子通信学会誌６／
・Ｂ３．　６０４ペーソに示されるように、ポリシリコ
ン酸化膜１５の膜厚が厚い程、あるいはシリコンナイト
ライド１６の膜厚が薄い程、あるいは酸化温度が９００
℃程度以下と低温である程、ポリシリコン１４上部の酸
化が早く進み、前記第１図（ｃ）　Ｋ示すように、シリ
コンナイトライド１６で覆われた部分のポリシリコン１
４まで酸化され、その結果、残存ポリシリコン１４の断
面が半円形状になることによる。

なお、この酸化は、ポリシリコン１４の角を落とすだけ
の酸化であって短時間ですむため、シリコンナイトライ
ド１６は比較的薄くても表面側からは光分耐酸化性マス
クとして作用させることができる。この時、同時にシリ
コンナイトライド１３も、比較的薄くても光分耐酸化性
マスクとして作用する。

次に、ポリシリコン酸化膜１８を公知の緩衝フッａｎに
より第１図（ｄ）Ｋ示すようにエツチング除去する。こ
の時、シリコン基板■１の主表面はシリコンナイトライ
ド１３で覆われているため、デバイスの活性領域の分離
に通常用いられるシリコン酸化膜は何ら影響を受けない
。また、ポリシリコン１４頂上部のポリシリコン酸化１
１ａ１５Ｖｉ、シリコンナイトライド１６の被覆により
残存する。

次に、シリコンナイトライド１６および、／リシリコン
１４下以外の露出シリコンナイトライド１３に公知の熱
リン酸によるエツチングで除去する。また、その結果露
出したポリシリコン酸化膜１５とシリコン酸化膜１２を
緩衝フッ酸液で除去する。これＫよシ、角が酸化および
除去された断面半円形状のポリシリコン１４と、その周
辺の活性領域の基板１１表面が露出する。

次に、露出したシリコン基板１１０表面に第り図（ｅ）
に示すように第２のｒ−）Ｐ縁Ｒとしてシリコン酸化膜
１９を、同じくポリシリコン１４の表面に層間膜として
、ｌ？　ＩＪシリコン酸化膜２０を、ｖ！ｌ１９化法に
より形成する。

その後％、ｄ　リシリフン酸化［２０で覆われたポリシ
リコン１４上を含む基板１１の主表面上しでポリシリコ
ン２１をＣＶＤ法により形成し、公知の技術により不純
物をドーピングして４電性を持たせる。さらに、その上
に高融点金属シリサイド例えばタングステンシリサイド
２２をス／やツタ法により被Ｎ″ｊる。この時、タング
ステンシリサイド２２は、下地のノリシリコン１４の断
面が半円形状であって段差形状が滑らかなため、核、ｆ
リシリコン１４による段差部にも光分厚く形成すること
ができる。また、タングステンシリサイド２２をＣＶＤ
法により形成しても１段差が滑らかになっているため、
膜質が劣化することがなく良好に形成することができる
。

次に、公知のホトリソエツチング技術でタングステンシ
リサイド２２とポリシリコン２１を第１図（ｅ）に示す
ように選択的に除去する。これにより。

ポリシリコン１４（下層ポリシリコン電極）上から該ノ
リシリコン１４による段差部上を通り基板ｉｔの主表面
上に延在する上層電極としてのポリサイドダート２３が
、残存タングステンシリサイド２２とポリシリコン２１
によ多形成される。この時、エツチング技術としては、
横方向のエツチングを少なくシ、集積度を向上させるた
め、異方性エツチング技術であるＲＩｇが用いられるが
、ＲＩｇを用いると、見掛は上、シリサイド２２および
ポリシリコン２１の膜厚が段差部で増大することにより
、第２図（ｃ）Ｋ示した如く段差部に不安な残りが発生
しｆすい。しかし、この実施例では。

Ｗ、■層、／　ＩＪシリコン１４の段差が滑らかでらる
ため、見掛は上の膜厚増加を低く押えることができ、残
りの発生する確率を極めて低くすることができる。

昼下通常のＭＯ３型集槓回路０製造方法によ勺電極配紛
およびノツシベーション層が形成され、ＭＯＳを果状回
路が製造される。

なお、以上の一実施例は、この発明を２　ノｍ　／　！
Ｊシリコン構造に適用し７’Ｃ場合であるが、この発明
は３層構造以上にも適用できることはいうまでもない。

また、ＮチャネルＭＯ８型回路回路に限定されるもので
はなく、ＰチャネルＭＯ８型、０ＭＯ８型でも同様の効
果を期待できる。さらに、上層電極材料として高融点金
属ぼりサイドを例にとったが、これも限定されるもので
はなく、スノンツタ法あるいは蒸着法で形成される電極
材料ならばナベて効果が期待できる。ＣＶＤ法でも急峻
な段差で膜質の劣化する材料に対しては、充分効果が期
待できるものである。

（発明の効果） 以上詳述したように、この発明の製造方法によれば、下
層ポリシリコン電極の角ヲ酸化および除去して、該電極
の段差部を滑らかにしたので、該段差部で一部膜厚が薄
くなったり、膜質が低下し、その結果抵抗が増大すると
いつ次問題が発生することなく安定して高性能、高１ｇ
頓性の上層ｖＬ極を形成することができる。また、同じ
く滑らかな段差部により、上層電極材料の不安部分の残
り、それによる配線ショートを防止することができ、高
速、高性能のデバイスを安定に高歩留りで製造すること
が可能となる。

【図面の簡単な説明】

第１図はこの発明の牛導体果禎回路の製造方法の一実施
例を示す工程断面図、第２図は従来の２ノーポリシリコ
ン構造を用いたＭＯ８型集積回路の製造方法を示す工程
断面図である。 １１・・・Ｐ型シリコン基板、１３・・・シリコンナイ
トライド、１４・・・ポリシリコン、１５・・・ポリシ
リコン酸化膜、１６・・・シリコンナイトライド、１７
・・・レノストパターン、１８・・・ポリシリコン酸化
膜、２０・・・ポリシリコン酸化膜、２３・・・ポリサ
イドダート。 ＋７”ンストハ゛ターン ；ｌ；　朗−ｖｘｈ　イノｉ’）ｆ）ｆ−ＫＬＰ面［１
（ｉ第　１　図

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基板の主表面上に第１のシリコンナイトラ
   イドを形成する工程と、 （ｂ）その第１のシリコンナイトライド上にポリシリコ
   ンを形成する工程と、 （ｃ）そのポリシリコンの表面を酸化する工程と、（ｄ
   ）この工程によるポリシリコン酸化膜上に第２のシリコ
   ンナイトライドを形成する工程と、（ｅ）その第２のシ
   リコンナイトライドと前記ポリシリコン酸化膜およびポ
   リシリコンをパターンに形成する工程と、 （ｆ）その後、第２のシリコンナイトライドを酸化マス
   クとして前記ポリシリコンの側面を酸化する工程と、 （ｇ）この工程および前記酸化工程によるポリシリコン
   酸化膜を除去し、残存ポリシリコンを露出させ、さらに
   そのポリシリコン下以外の前記シリコンナイトライドを
   除去する工程と、 （ｉ）その後、残存ポリシリコンの表面に酸化膜を形成
   する工程と、 （ｊ）その酸化膜で覆われた前記ポリシリコンの段差部
   上を通る電極を形成する工程とを具備してなる半導体集
   積回路の製造方法。