JPS6266679A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6266679A JPS6266679A JP60207520A JP20752085A JPS6266679A JP S6266679 A JPS6266679 A JP S6266679A JP 60207520 A JP60207520 A JP 60207520A JP 20752085 A JP20752085 A JP 20752085A JP S6266679 A JPS6266679 A JP S6266679A
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔）概要〕
高融点金属の固相反応を用いてゲート電極、およびソー
ス、ドレイン領域′上に高融点金属シリサイド層を形成
する際に、ゲート電極上の高融点金属シリサイド層の層
抵抗値を、ソース、ドレイン領域上のそれより小さくし
て集積回路の配線抵抗を引き下げて高速化をはかるため
、ゲート上に前もって高融点金属シリサイド層を敷くこ
とにより目的を達する。
ス、ドレイン領域′上に高融点金属シリサイド層を形成
する際に、ゲート電極上の高融点金属シリサイド層の層
抵抗値を、ソース、ドレイン領域上のそれより小さくし
て集積回路の配線抵抗を引き下げて高速化をはかるため
、ゲート上に前もって高融点金属シリサイド層を敷くこ
とにより目的を達する。
本発明は高融点金属の固相反応を用いてゲート電極、お
よびソース、ドレイン領域上に高融点金属シリサイド層
を形成する工程を含む半導体装置の製造方法に関する。
よびソース、ドレイン領域上に高融点金属シリサイド層
を形成する工程を含む半導体装置の製造方法に関する。
従来、ゲート電極は多結晶珪素（ポリＳｉ）で形成され
、かつ延長して配線に用いられているため、配線抵抗値
を引き下げる必要がある。そのためケート電極はポリサ
イドと呼ばれる、ポリＳｉ上に高融点金属シリサイドを
被着した複合層が用いられることがある。
、かつ延長して配線に用いられているため、配線抵抗値
を引き下げる必要がある。そのためケート電極はポリサ
イドと呼ばれる、ポリＳｉ上に高融点金属シリサイドを
被着した複合層が用いられることがある。
最近、集積回路の高集積化、高速化の要望より素子が微
細化され、ソース、ドレイン領域も浅く（７ｙｔ＜）な
り、従って層抵抗は１００Ω／口程度と大きくなるため
、これを補い、かつ電極とのコンタクトをよくするため
にソース、ドレイン領域上にも高融点金属シリサイドを
形成することが検討されている。
細化され、ソース、ドレイン領域も浅く（７ｙｔ＜）な
り、従って層抵抗は１００Ω／口程度と大きくなるため
、これを補い、かつ電極とのコンタクトをよくするため
にソース、ドレイン領域上にも高融点金属シリサイドを
形成することが検討されている。
この場合、ソース、ドレイン領域上の高融点金属シリサ
イド層の層抵抗値は数Ω／口でよいが、配線を兼ねるゲ
ート電極上のそれは１９７口以下を狙うため、高融点金
属シリサイド層形成のための高融点金属層を厚く被着し
なければならず、大きなストレスを基板にあたえ、ゲー
トとソース、ドレインがショートすることになり、その
対策が要望されている。
イド層の層抵抗値は数Ω／口でよいが、配線を兼ねるゲ
ート電極上のそれは１９７口以下を狙うため、高融点金
属シリサイド層形成のための高融点金属層を厚く被着し
なければならず、大きなストレスを基板にあたえ、ゲー
トとソース、ドレインがショートすることになり、その
対策が要望されている。
第２図（１１〜（４）はゲート電極、およびソース、ト
レイン領域上に高融点金属シリサイド層を形成する従来
例による方法を工程順に説明する断面図である。
レイン領域上に高融点金属シリサイド層を形成する従来
例による方法を工程順に説明する断面図である。
第２図（１）において、１は半導体基板、例えばｐ型珪
素（ｐ−Ｓｉ）基板で、この上に熱酸化により厚さ２０
０〜５００人のゲート酸化膜２、化学気相成長（ＣＶＤ
）法により厚さ５０００人のポリＳｉ層３を順次被着し
、通常のフォトプロセスを用いてこれらの層をパターニ
ングしてゲート電極を形成する。
素（ｐ−Ｓｉ）基板で、この上に熱酸化により厚さ２０
０〜５００人のゲート酸化膜２、化学気相成長（ＣＶＤ
）法により厚さ５０００人のポリＳｉ層３を順次被着し
、通常のフォトプロセスを用いてこれらの層をパターニ
ングしてゲート電極を形成する。
つぎに、ゲート電極をマスクにして、イオン注入により
ｎ゛型のソース、ドレイン領域１１１２を形成する。
ｎ゛型のソース、ドレイン領域１１１２を形成する。
第２図（２）において、ＣＶＤ法により、ゲート電極を
覆って基板上全面に厚さ２０００〜４０００人の二酸化
珪素（ＳｉＯ□）ｌ’ｉを被着し、リアクティブイオン
エツチング（ＲＩＥ）法による垂直方向に優勢な異方性
エツチングを用いてＳｉＯ□サイドウオール５を形成す
る。
覆って基板上全面に厚さ２０００〜４０００人の二酸化
珪素（ＳｉＯ□）ｌ’ｉを被着し、リアクティブイオン
エツチング（ＲＩＥ）法による垂直方向に優勢な異方性
エツチングを用いてＳｉＯ□サイドウオール５を形成す
る。
第２図（３）において、スパ７．夕法により、基板全面
に高融点金属層として厚さ３００人のチタン（Ｔｉ）層
６を被着する。
に高融点金属層として厚さ３００人のチタン（Ｔｉ）層
６を被着する。
第２図（４）において、アニールしてＴｉとＳｉの固相
反応により高融点シリサイド層としてＴｉ５ｉｚ １１
（６＾−Ｇ）、（６Ａ−５）、（６Ａ−Ｄ）を形成し、
ＳｉＯ□サイドウオール５上のＴｉは選択エツチング法
により除去する。
反応により高融点シリサイド層としてＴｉ５ｉｚ １１
（６＾−Ｇ）、（６Ａ−５）、（６Ａ−Ｄ）を形成し、
ＳｉＯ□サイドウオール５上のＴｉは選択エツチング法
により除去する。
以上により主要工程は終わる。
図示していないが、この後ＣＶＤ法により基板全面に燐
珪酸ガラス（ＰＳＧ）層を被着し、ソース、ドレイン領
域のＴｉ５ｉｚ層（６Ａ−５）、（６Ａ−Ｄ）上に、ま
たはそのいずれかにコンタクト孔を開けてアルミニウム
（ＡＩ）電極を形成する。
珪酸ガラス（ＰＳＧ）層を被着し、ソース、ドレイン領
域のＴｉ５ｉｚ層（６Ａ−５）、（６Ａ−Ｄ）上に、ま
たはそのいずれかにコンタクト孔を開けてアルミニウム
（ＡＩ）電極を形成する。
ゲート電極、およびソース、ドレイン領域上に固相反応
により高融点金属シリサイド層を形成する従来方法によ
ると、ゲート電極上とソース、ドレイン令頁域上の高融
点金属シリサイド層の層抵抗値をそれぞれ独立に制御す
ることはできなく、従ってゲート電極の高融点金属シリ
サイド層の層抵抗値を下げるためには、高融点金属シリ
サイド層形成のための高融点金属を厚く被着しなければ
ならず、大きなストレスを基板にあたえると云う欠点が
ある。
により高融点金属シリサイド層を形成する従来方法によ
ると、ゲート電極上とソース、ドレイン令頁域上の高融
点金属シリサイド層の層抵抗値をそれぞれ独立に制御す
ることはできなく、従ってゲート電極の高融点金属シリ
サイド層の層抵抗値を下げるためには、高融点金属シリ
サイド層形成のための高融点金属を厚く被着しなければ
ならず、大きなストレスを基板にあたえると云う欠点が
ある。
上記問題点の解決は、半導体基板（１）上のゲート形成
領域に高融点金属シリサイド層（４）を形成し、該高融
点金属シリサイド層（４）上、および半導体基板（１１
上に高融点金属Ｎ（６）を形成し、加熱により液高融点
金属層（６）を高融点金属シリサイド層（６Ａ−Ｇ）、
（６Ａ−Ｓ）、（６Ａ−Ｄ）に変換する工程を含む本発
明による半導体装置の製造方法により達成される。
領域に高融点金属シリサイド層（４）を形成し、該高融
点金属シリサイド層（４）上、および半導体基板（１１
上に高融点金属Ｎ（６）を形成し、加熱により液高融点
金属層（６）を高融点金属シリサイド層（６Ａ−Ｇ）、
（６Ａ−Ｓ）、（６Ａ−Ｄ）に変換する工程を含む本発
明による半導体装置の製造方法により達成される。
本発明はゲート電極とソース、ドレイン領域上の高融点
金属シリサイド層の層抵抗値をそれぞれ独立に制御する
ために、低抵抗値が要求されるゲート電極上にあらかじ
め高融点金属シリサイド層を敷いておき、その上に従来
と同程度の厚さの高融点金属層を被着し、固相反応によ
り高融点金属シリサイド層に変換するものである。
金属シリサイド層の層抵抗値をそれぞれ独立に制御する
ために、低抵抗値が要求されるゲート電極上にあらかじ
め高融点金属シリサイド層を敷いておき、その上に従来
と同程度の厚さの高融点金属層を被着し、固相反応によ
り高融点金属シリサイド層に変換するものである。
このようにすれば、従来と同程度の厚さの高融点金属層
の被着でよく、従って基板のストレス発生を防止し、か
つゲート電極の抵抗を下げ、デバイスの高速化を可能と
する。
の被着でよく、従って基板のストレス発生を防止し、か
つゲート電極の抵抗を下げ、デバイスの高速化を可能と
する。
第１図（１）〜（４）はゲート電極、およびソース、ド
レイン領域上に高融点金属シリサイド層を形成する本発
明による方法を工程順に説明する断面図である。
レイン領域上に高融点金属シリサイド層を形成する本発
明による方法を工程順に説明する断面図である。
第１図（１１において、■は半導体基板、例えばｐ−５
ｉ基板で、この上に熱酸化により厚さ２００〜５００人
のゲート酸化膜２、ＣＶＤ法により厚さ２０００人のポ
リＳｉ層３、スパッタ法により高融点金属シリサイド層
として厚さ１０００人のＴｉ５ｉｚ層４を１傾次ｖｊ、
着し、通常のフォトプロセスを用いてこれらの層をパタ
ーニングしてゲート電極を形成する。
ｉ基板で、この上に熱酸化により厚さ２００〜５００人
のゲート酸化膜２、ＣＶＤ法により厚さ２０００人のポ
リＳｉ層３、スパッタ法により高融点金属シリサイド層
として厚さ１０００人のＴｉ５ｉｚ層４を１傾次ｖｊ、
着し、通常のフォトプロセスを用いてこれらの層をパタ
ーニングしてゲート電極を形成する。
つぎに、ゲート電極をマスクにして、イオン注入により
ｎ“型のソース、ドレイン領域１１．１２を形成する。
ｎ“型のソース、ドレイン領域１１．１２を形成する。
第１図（２）において、ＣＶＤ法により、ゲート電極を
覆って基板上全面に厚さ２０００〜４０００人のＳｉ０
２層を被着し、ＲＩＥ法による垂直方向に優勢な異方性
エツチングを用いてＳｉＯ□サイドウオール５を形成す
る。
覆って基板上全面に厚さ２０００〜４０００人のＳｉ０
２層を被着し、ＲＩＥ法による垂直方向に優勢な異方性
エツチングを用いてＳｉＯ□サイドウオール５を形成す
る。
第１図（３）において、スパッタ法により、基板全面に
高融点金属層として厚さ３００人のＴｉ層６を被着する
。
高融点金属層として厚さ３００人のＴｉ層６を被着する
。
第１図（４）において、アニールしてＴｉとＳｉの固相
反応により高融点シリサイド層としてＴｉ５ｉｚ Ｎ（
６Ａ−Ｇ）、（６Ａ−５）、（６Ａ−Ｄンを形成し、５
ｉｎ２サイドウオール５上のＴｉはエツチングにより除
去する。
反応により高融点シリサイド層としてＴｉ５ｉｚ Ｎ（
６Ａ−Ｇ）、（６Ａ−５）、（６Ａ−Ｄンを形成し、５
ｉｎ２サイドウオール５上のＴｉはエツチングにより除
去する。
アニール、およびエツチング条件は次のとおりである。
まず、６５０〜７００°Ｃでプレアニールして、ポリＳ
ｉ層３、およびＳｉ基板１上のＴｉをＴｉ５ｉｚに変換
し、過酸化水素（＋１２０□）と水酸化アンモニウム
（ＮＨ４０１υを水で希釈した液でエツチングして
、 ５ｉＯｔサイドウオール５上のＴｉを除去する。
ｉ層３、およびＳｉ基板１上のＴｉをＴｉ５ｉｚに変換
し、過酸化水素（＋１２０□）と水酸化アンモニウム
（ＮＨ４０１υを水で希釈した液でエツチングして
、 ５ｉＯｔサイドウオール５上のＴｉを除去する。
つぎに、約８００℃でアニールを行う。
以上により主要工程は終わる。
図示していないが、この後ＣＶＤ法により基板全面にＰ
ＳＧ層を被着し、ソース、ドレイン領域のＴｉＳｉ２層
（６Ａ−５）、（６Ａ−Ｄ）上に、またはそのいずれか
にコンタクト孔を開けてＡＩ電極を形成する。
ＳＧ層を被着し、ソース、ドレイン領域のＴｉＳｉ２層
（６Ａ−５）、（６Ａ−Ｄ）上に、またはそのいずれか
にコンタクト孔を開けてＡＩ電極を形成する。
実施例においては、高融点金属層としてＴｉを用いたが
、これの代わりに他の高融点金属層、例えばタングステ
ン（−）を用いてもよい。
、これの代わりに他の高融点金属層、例えばタングステ
ン（−）を用いてもよい。
以上詳細に説明したように本発明によれば、ゲート電極
、およびソース、ドレイン領域上に高融点金属シリサイ
ド層を形成する際、ゲート電極とソース、ドレイン領域
上の高融点金属シリサイド層の層抵抗値をそれぞれ独立
に制御することができるため、基板にストレスをあたえ
ないで、またゲートとソース、ドレインがショートしな
い厚さで高融点金属シリサイド層形成のための高融点金
属を被着でき、かつゲート電極の抵抗を下げ、高速デバ
イスが得られる。
、およびソース、ドレイン領域上に高融点金属シリサイ
ド層を形成する際、ゲート電極とソース、ドレイン領域
上の高融点金属シリサイド層の層抵抗値をそれぞれ独立
に制御することができるため、基板にストレスをあたえ
ないで、またゲートとソース、ドレインがショートしな
い厚さで高融点金属シリサイド層形成のための高融点金
属を被着でき、かつゲート電極の抵抗を下げ、高速デバ
イスが得られる。
第１図（１）〜（４）はゲート電極、およびソース、ド
レイン領域上に高融点金属シリサイド層を形成する本発
明による方法を工程順に説明する断面図、第２図（１１
〜（４）はゲー（・電極、およびソース、ドレイン領域
上に高融点金属シリサイド層を形成する従来例による方
法を工程順に説明する断面図である。 図において、 １は半導体基板で、例えばｐ−３ｉ基板、１１．１２は
ソース、ドレイン領域、 ２はゲート酸化膜、 ３はポリＳｉ層、 ４は高融点金属シリサイド層でＴｉ５ｉｚ層、５はＳｉ
Ｏ□サイドウオール、 ６は高融点金属層でＴｉ層、 ６Ａ−Ｇ、６Ａ−３，６Ａ−Ｄは高融点シリサイド層で
Ｔｉ５ｉｚ層 不発明の１１呈を３０月する断曲図 第 １ 図 従来工牙呈ｔ−説明する曲゛面回 第２図
レイン領域上に高融点金属シリサイド層を形成する本発
明による方法を工程順に説明する断面図、第２図（１１
〜（４）はゲー（・電極、およびソース、ドレイン領域
上に高融点金属シリサイド層を形成する従来例による方
法を工程順に説明する断面図である。 図において、 １は半導体基板で、例えばｐ−３ｉ基板、１１．１２は
ソース、ドレイン領域、 ２はゲート酸化膜、 ３はポリＳｉ層、 ４は高融点金属シリサイド層でＴｉ５ｉｚ層、５はＳｉ
Ｏ□サイドウオール、 ６は高融点金属層でＴｉ層、 ６Ａ−Ｇ、６Ａ−３，６Ａ−Ｄは高融点シリサイド層で
Ｔｉ５ｉｚ層 不発明の１１呈を３０月する断曲図 第 １ 図 従来工牙呈ｔ−説明する曲゛面回 第２図
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上のゲート形成領域に高融点金属シリ
サイド層（４）を形成し、 該高融点金属シリサイド層（４）上、および半導体基板
（１）上に高融点金属層（６）を形成し、加熱により該
高融点金属層（６）を高融点金属シリサイド層（６Ａ−
Ｇ）、（６Ａ−Ｓ）、（６Ａ−Ｄ）に変換する工程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207520A JPS6266679A (ja) | 1985-09-19 | 1985-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207520A JPS6266679A (ja) | 1985-09-19 | 1985-09-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6266679A true JPS6266679A (ja) | 1987-03-26 |
Family
ID=16541079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60207520A Pending JPS6266679A (ja) | 1985-09-19 | 1985-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266679A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01314709A (ja) * | 1988-06-09 | 1989-12-19 | Katsuichiro Sato | 防水ポケット付き水着 |
| JPH04342141A (ja) * | 1991-05-17 | 1992-11-27 | Mitsubishi Electric Corp | Ｍｏｓトランジスタの製造方法 |
| KR100334866B1 (ko) * | 1998-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체소자의트랜지스터형성방법 |
| US6869867B2 (en) | 1997-10-01 | 2005-03-22 | Kabushiki Kaisha Toshiba | Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same wherein the silicide on gate is thicker than on source-drain |
| JP2008500728A (ja) * | 2004-05-26 | 2008-01-10 | フリースケール セミコンダクター インコーポレイテッド | シリサイド層を有する半導体素子の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799775A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Manufacture of semiconductor device |
| JPS624371A (ja) * | 1985-06-28 | 1987-01-10 | ノ−ザン・テレコム・リミテツド | 耐熱金属珪化物を用いてｖｌｓｉ回路を製造する方法 |
-
1985
- 1985-09-19 JP JP60207520A patent/JPS6266679A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799775A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Manufacture of semiconductor device |
| JPS624371A (ja) * | 1985-06-28 | 1987-01-10 | ノ−ザン・テレコム・リミテツド | 耐熱金属珪化物を用いてｖｌｓｉ回路を製造する方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01314709A (ja) * | 1988-06-09 | 1989-12-19 | Katsuichiro Sato | 防水ポケット付き水着 |
| JPH04342141A (ja) * | 1991-05-17 | 1992-11-27 | Mitsubishi Electric Corp | Ｍｏｓトランジスタの製造方法 |
| US6869867B2 (en) | 1997-10-01 | 2005-03-22 | Kabushiki Kaisha Toshiba | Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same wherein the silicide on gate is thicker than on source-drain |
| US7220672B2 (en) | 1997-10-01 | 2007-05-22 | Kabushiki Kaisha Toshiba | Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same |
| US7638432B2 (en) | 1997-10-01 | 2009-12-29 | Kabushiki Kaisha Toshiba | Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same |
| KR100334866B1 (ko) * | 1998-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체소자의트랜지스터형성방법 |
| JP2008500728A (ja) * | 2004-05-26 | 2008-01-10 | フリースケール セミコンダクター インコーポレイテッド | シリサイド層を有する半導体素子の製造方法 |
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