JPS6225787A - 表示制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はブラウン管等全用いた表示装置に文字や記号
をラスタスキャン方式で表示する場合の表示制御回路に
関するものである。

〔従来の技術〕

第４図は表示装置の基本構成を示すブロック図である。

同図において、（１０）はデータ入出力制御回路で、コ
ード化され次文字データのリフレッシュメモ！Ｊ　（１
１）への入出力を制御する。（１２）は基本制御回路で
、表示装ｆｉ（図示せず）におけるラスタスキャンの水
平同期信号及び垂直同期信号に同期して、表示制御に必
要なタイミング信号を発生する。（１３）はアドレス制
御回路で、基本側（財）回路（１２）で発生されるタイ
ミング信号に同期してリフレッシュメモリ（１１）にア
クセスするためのアドレス信号を発生する。リフレッシ
ュメモ！Ｊ（１１）には文字や記号のコードが、１文字
が１アドレス位置にそれぞれ格納されている。（１４）
は文字パターン発生回路で、文字や記号のコードをアド
レスとして、その文字や記号のドツトパターンが格納さ
れているパターンメモリ（図示せず）を読出して文字の
ドツトパターンを発生する。

アドレス制御回路（１３）からのアドレス信号によって
リフレッシュメモリ（１１）から読出された文字コード
が文字パターン発生回路（１４）のパターンメモリに対
するアドレスとなってその文字のドツトパターンが読出
される。

（１５）は出力制御回路で、文字パターン発生回路（１
４）から読出された文字のドツトパターンを基本制御回
路（１２）からのタイミング信号に応じて、ラスタスキ
ャン方式によって表示される形のビットシリアルのビデ
オ信号にして出力する。リフレッシュメモＩＪ（１１）
Ｋｆ１文字コードの他に制御信号も記憶されていて、制
御信号が読出されたときは、この信号は出力制御回路（
１５）に送られる。

第５図は第４図のアドレス制御回路（１３）の従来の回
路構成を示すブロック図で、第５図において＋１１はア
ドレスカウンタ、（２）はマルチプレクサ１、（３）は
マルチプレクサ２、Ｆ４１は一致回路である。また、図
において、Ａ、Ｂ、Ｃ，Ｄはそれぞれ異なる定数、Ｇ、
Ｊはそれぞれ切換制御信号、■はアドレスカウンタ（１
）のロード信号、Ｈｔｌアドレスカウンタ（１）のイン
クリメント信号、Ｋは表示終了信号である。

次に、第６図は表示装置の表示面上の表示の一部を示す
説明図で、小さな矩形の枡目が１ドツトの画素であり、
文字パターン発生回路（１４）から出力される１ビツト
に対応し、ハツチングを施した画素が白を表し論理「１
」のビットに対応し、それ以外の画素が黒を表し論理「
Ｏ」のビットに対応すると考える。図の左方１〜８の数
値はラスタスキャンの走査線番号を表し、（６０）、（
６２）　Ｆｉ表示区間、（６１）、（６３）が字間を示
す。図には第ｉ行、第ｉ＋１行、第１列、第ｊ＋１列の
間にある４文字を表す。

第６図に示す例では文字パターン発生回路（１４）のパ
ターンメモリは１文字について５Ｘ７−３５ビツトのメ
モリを有し、第６図の白画素に対応するビットには論理
「１」の信号が記憶されている場合を示す。また字間は
行方向及び列方向共に１ドツト分である場合を示す。

第７図は第６図に対応して出力制御回路（１５）から出
力される信号を示し、左方の数字はラスタスキャンの走
査線番号である。但し、第７図には第６図の第ｉ行に相
当する部分の出力だけを示す。

第８図は第５図の回路の制御によって表示される表示例
を示す説明図で、説明を簡単にするため＠１行と第２行
の表示だけを示し、各行ｌＯ列に文字表示が行なわれる
とする。

第９図は第８図の表示に対応するリフレッシュメモリ（
１１）のアドレスを示す。

次に、第６図乃至第９図を参照して第５図の回路の動作
を説明する。まず、表示位ｆｉｔを検出した基本制御回
路（１２）からの信号工により、アドレスカウンタｆｌ
＋ヘアドレスのロードがおこなわれる。

基本制御回路（１２）からの信号Ｊによりマルチプレク
サ１（２）は第１行の開始アドレスである定数Ａを選択
しているので、アドレスカウンタ（１）には定数Ａの内
容であるＯＯがロードされ、第１行第１列の文字Ａのコ
ードが読出される。そして、１文字毎に信号Ｈによりア
ドレスカウンタ（１）の内容は数値１ずつ増加し００，
０１，０２・・・（１０進法表示、以下同じ）となる。

一方、基本制御回路（１２）からの信号Ｇによりマルチ
プレクサ２（３）は第１行目の終了アドレスである定数
Ｂ（この例ではその埴は０９である）を選択しており、
アドレスカウンタ（１）からのアドレス信号が０９にな
れば一致回路（４）は、基本制御回路（１２）へ表示終
了信号Ｋを送る。アドレスカウンタ（１）の内容は、信
号Ｉにより００をロードして００にもどるが、これをラ
スク走査線８本分くり返すと、第１行目の表示が終了す
る。次に基本制御回路（１２）が第２行目の表示位Ｉｆ
を検出すると、マルチプレクサ１［２１ｔｌ信号Ｊによ
り第２行目開始アドレスである定数Ｃを選択し、信号工
によ！ｌｌ第２行目の開始アドレスの定数Ｃの値の１０
ヲアドレスカウンタ（１）にロードする。

リフレッシュメモリ（１１）からアドレス１０に記憶さ
れている文字にの文字コードが読出される。そして、ま
た、１文字毎に信号Ｈによりアドレスカウンタが増加す
る。マルチプレクサ２（３）は、基本制御回路（１２）
からの信号Ｇにより第２行目の表示終了アドレスである
定数りを選択しておシ、アドレスカウンタ（１）のアド
レス信号が定数りの値である１９になれば、一致回路（
４）は、第２行目の表示終了信号である信号Ｋを送る。

これを走査線８本分くり返すと第２行目の表示が終了す
る。このようにして、一画面分の表示がおこなわれる。

〔発明が解決しようとする問題点３ 以上のように従来の表示制御回路でｆ′ｉ１行の列数が
最初のハードウェア設計時に定数として固定され変更す
ることができなかった。また複数行表示する場合には、
各行の開始点に対応するリフレッシュメモリのアドレス
が固定されているので、表示形態によっては、データが
書込まれることのないアドレス位置にもメモリを備えて
おかなければならないという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、リフレッシュメモリを効率よく使用すること
ができる表示制御回路を提供することを目的としている
。

〔問題点を解決するための手段〕

この発明は、各行の表示終了信号をリフレッシュメモリ
に書き込まれた特殊な文字コードから発生させるように
して、各行の列数をプログラム制御により任意に設定で
き、リフレッシュメモリを効率的に使用できるようにし
たものである。

〔作用〕

特殊な文字コードはリフレッシュメモリの任意のアドレ
スにプログラムによシ書込むことができるので、各行の
表示文字数を任意に変えることができる。

〔実施例〕

以下この発明の実施例を図面について説明する。

第１図はこの発明の一実施例を示すブロック図であって
、従来の回路を示す第５図に対応し、第５図と同一符号
は同−又は相当部分を示し、同−ローマ字は同一信号を
示す。（５）は定数Ｅとリフレッシュメモリからの出力
信号との一致回路、（６）は、一致回路（５）の出力信
号とアドレスカウンタ（１）のストップ信号（７）との
論理和を出力するＯＲ回路、（７）はアドレスカウンタ
（１）がリフレッシュメモリ（１１）のアドレスを越え
たときに出力されるストップ信号、（８）はアドレスラ
ッチである。またＬＨアドレスラッチ（８）の内容ｔ−
Ｏとするクリア信号、ＭＵアドレスラッチ（８）へのロ
ード信号を示す。

第２図は第１図の回路の制御によって表示される表示例
を示す説明図で、第８図に対応するが、第１行目に７字
、第２行目に１３字を表示する例を示す。＠３図は第２
図の表示に対応するリフレッシュメモリ（１１）のアド
レス金示す。第２行目第１列に表示する文字Ｈの文字コ
ードが格納されているアドレスは０８であり、第１行０
末尾列に表示する文字Ｇの次の改行のコードが格納され
ているアドレス０７に枕く数字であるので２行に分けた
表示であるがリフレッシュメモリ（１１）内では連続し
たメモリ領域に格納されていることを表す。

次に第１図の回路の動作について説明する。まず、表示
位置を検出した基本制御回路（１２）からの信号■によ
りアドレスラッチ（８）の内容がアドレスカウンタ（１
）にロードされる。これに先だって基本制御回路（１２
）からの信号りによってアドレスラッチ（８）の内容は
００になっているのでＯＯがアドレスカウンタｉｌ＋の
初期値として人力され、アドレス００に格納され一部い
る文字Ａの文字コードが読出される。、１文字読出され
るごとに信号Ｈによりアドレスカウンタは）の内容は１
ずつ増加する。

リフレッシュメモリ（１１）から読み出される文字コー
ドは、一致回路（５）において逐次改行のコードである
定数Ｅと比較される。アドレスカウンタ（１）からのア
ドレス信号が数値０７になり、リフレッシュメモ１７　
（１１）から読み出された改行の文字コード定数Ｅが一
致回路（５）へ送られると、一致回路（５）は表示終了
信号を出し、それがＯＲＩ！？Ｊ路（６）を経て信号に
として基本ｆｆｊ１１　伽回ｄｉｒ　（１２）へ送られ
る。

これらをラスク走査線８本分くり返すと第１行目の表示
が終了する。このとき、基本−Ｊ−回路（１２〕は信号
Ｍｋ小出力、アドレスカウンタ（１）の出力のアドレス
信号（すなわち数値０７）をアドレスラッチ（８）へ記
憶する。

次に基本制御回路（１２）は次の表示位置を検出すると
、信号Ｉにより、第１行目の最終アドレス（数値０７）
ｔアドレスカウンタ（１）にロードし、信号Ｈによりア
ドレスカウンタｉｌｌの内容に数値１を加え（その結果
数値は０８となる）表示を開始させる。そして信号Ｈに
よりアドレスカウンタ（１）の内容は１文字ごとに数値
１ずつ増加する。アドレスカウンタｔｌｌＵ、リフレッ
シュメモリ（１１）の範囲を越えるとストップ信号線（
７）上にストップ信号を出し、これがＯＲ回路（６）を
通して基本制御回路（１２）へ信号にとして送られる。

これをラスク走査線８本分くシ返すことにより、第２行
目の表示が終了する。このようにして一画面分の表示が
おこなわれる。

なお、以上の実施例では第６図に示すとおり縦方向の字
間（６３）は１ラスク走査線分とし、これを文字表示の
１行に含めて８本のラスク走査線として説明したが、縦
方向の字間（６３）　、すなわち行間は任意に設定する
ことができ、その場合においても第１図の回路をそのま
ま適用できることは明らかである。

また、上記実施例では表示文字の最終アドレスで一致信
号が出てその行の表示が終了し、そのアドレスがアドレ
スラッチヘラッチされるように説明したが、この鴇の表
示回路では、アドレスが決定されてから表示出力が出る
までに時間的に余裕があるので、最終アドレス中１の値
をラッチして、それを次の表示の開始アドレスとするこ
とも可能である。

更に、上記実施例では説明の便宜上２行表示について説
明したが３行以上の表示にこの発明を適用できることは
申すまでもない。

また、最終行の表示が、アドレスカウンタからの表示終
了信号により表示が終わるように説明したが、どの行に
も必ず改行文字コードを入れるようにしておけば、第１
図のＯＲ回路（６）全省略し、一致回路１５）の出力を
そのまま信号にとして基本制御回路（１２）へ送ればよ
い。

〔発明の効果〕

以上のようにこの発明によれば、１行に表示できる文字
数をプログラムすることができるので、ハードウェア構
成上、リフレッシュメモリを節約することができ、特に
集積回路においてはチップ面積を小さくできるのでコス
トダウンの効果が得られる。また、ハードウェアに制限
されないで自由に表示のプログラムができるという効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施１ｌｉ１１１ヲ示すブロック
図、第２図は第１図の回路の制御によって表示される表
示例を示す説明図、第３図は第２図の表示に対応するリ
フレッシュメモリのアドレスを示す説明図、第４図は表
示装置の基本構成を示すブロック図、ｗＪｓ図はｍ４図
のアドレス制御回路の従来の回路構成を示すブロック図
、第６図は表示装置の表示面上の表示の一部を示す説明
図、第７図は第６図に対応して出力制御回路から構成さ
れる装置を示す波形図、第８図は第５図の回路の制御に
よって表示される表示例を示す説明図、第９図は第８図
の表示に対応するリフレッシュメモリのアドレスを示す
説明図。 （１）はアドレスカウンタ、（５）は一致回路、（６）
はＯＲ回路、（７）はストップ信号線、（８）はアドレ
スラッチ、（１１）はリフレッシュメモＩＪ、（１２）
は基本制御回路、（１３）はアドレス制御回路、（１４
）は文字パターン発生回路、（１５）は出力制御回路。 尚、各図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）リフレッシュメモリから読出した文字コードに対
   応する文字のドットパターンを文字パターン発生回路に
   よって発生し、この発生したドットパターンをラスタス
   キャン方式により表示する場合の表示制御回路において
   、 表示の行区分に関係なく、表示順に従ったアドレス位置
   において上記リフレッシュメモリに文字コードを格納し
   かつ表示において改行を実行すべきアドレス位置に改行
   コードを格納しておく手段、上記リフレッシュメモリを
   読出すためのアドレス信号を生成するアドレスカウンタ
   、 このアドレスカウンタの初期値として上記リフレッシュ
   メモリから最初に読出すべき文字コードのアドレスを表
   す数値を設定し、文字コードの１データを読出すごとに
   アドレスカウンタの内容を数値１ずつインクリメントす
   る手段、 上記アドレスカウンタからのアドレス信号により選択さ
   れるリフレッシュメモリの出力が一方の入力となる一致
   回路、 この一致回路の他方の入力として上記改行コードを入力
   する手段、 上記一致回路において上記一方の入力と上記他方の入力
   との一致を検出したとき、表示終了信号を出力する手段
   、 この表示終了信号を処理して文字の表示行の変更時点を
   検出し、この変更時点において上記表示終了信号が出力
   されたアドレス信号をラッチするアドレスラッチ、 このアドレスラッチの内容に数値１を加えた数値を上記
   表示行の変更後の上記アドレスカウンタの更新初期値と
   して設定する手段を備えたことを特徴とする表示制御回
   路。
2. （２）表示終了信号を出力する手段は、一致回路の出力
   とアドレスカウンタがメモリ表示領域を越えたとき出力
   されるストップ信号との論理和を表示終了信号として出
   力するＯＲ回路を備えたことを特徴とする特許請求の範
   囲第１項記載の表示制御回路。