JPS602670B2 - 表示制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、マイクロプロセッサー（以下 「ＭＰＵ」と呼ぶ）を用いたディスプレイ装置に関し、
ＭＰＵの処理能力の向上を図ることを目的とする。

ＭＰＵを用いたディスプレイ装置は、一般的には第１図
に示すような構成になっている。

即ち、１がＭＰＵであり、２はプログラムを格納してお
くＲＯＭ（Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）、３はデ
ータを格納するワーク用のＲＡＭ（Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓＭｅｍｏｒｙ）である。ＤＭＡ（Ｄｉｒｅｃｔ
ＭｅｍｏｒｙＡｃｃｅｓｓ）コントロール４により、
ＭＰＵ用アドレスバス７を通さず直接画面メモリー５お
よび１行分ラインバッファ６に指令を与えて、ＤＭＡ用
アドレスバス７′で指定された番地のデータをデータバ
ス８に乗せ、１行分ラインバッファ６に１行分のデータ
を記憶させる。表示タイミング回路９の制御に基づいて
、該１行分ラインバッファ６からデータがキヤラクタジ
エネレー夕（ＣＧ）１０に転送され、並列直列変換回路
１１を経て、文字データが直列信号に変換されビデオ信
号として出力される。この場合、ラスタスキヤンが１つ
のラスタの終りから次のラスタの始めに戻る帰線時間Ｈ
Ｒ（ＨｏｒｉｚｏｎｔａＩＲｅｔｒａｃｅ）および１つ
のフレ−ムの終りから始めに戻る帰線時間ＶＲ（Ｖｉｍ
ｃａＩＲｅＶａｃｅ）は、画面表示する必要がないため
、ＯＲ回路１２でＯＲをとり、ゲート回路１３により両
帰線時間ＨＲおよびＶＲの間はプランキングをかけるよ
うにしてある。ＰｉＡ１４は、例えばキーボードとかホ
ストコンピュータ等の外部機器からのデータを記憶して
おくレジスタである。以上のような構成において、１行
分ラインバッファ６として、従来はシフトレジスタを用
いていたが、ＲＡＭの低廉化に伴ないＲＡＭが使用され
るようになった。しかし一般に、画面表示の１行分の文
字数が８０というような場合、それに合致するような記
憶容量をもった適当なＲＡＭが存在しない。そのため最
近では、１行分ラインバッファ６を設けないで、直接画
面メモリー５から表示データをデータバス８を経由して
ＣＯｌ川こ入力する方式が行なわれている。従って記憶
部分が無いので、画面表示を行なう期間は常時データが
必要となり、そのためＤＭＡコントロールにより、画面
メモリ５から表示期間中継続してデータを取り出してい
る。そのためデータバス８は、殆ど画面表示のために独
占されているといってよい。画面表示はラスタスキャン
によって行なわれ、ゲート回路１３から出力されるビデ
オ信号によって表示されるわけであるが、ＨＲおよびＶ
Ｒのフライバック時間だけは表示しなくてもよいことに
なる。一方ＭＰＵＩは、ＰｉＡ１４に貯わえられた例え
ばキーボードやホストコンピュータ等の外部機器からデ
ータの読み書きの制御を行なう。

しかし前述のように、データバス８は画面表示のために
殆ど独占されているさめ、ＭＰＵＩの処理のためにデー
タバス８を使用できるのは、ＨＲおよびＶＲの期間しか
なく、Ｍ円ＵＩの効率が非常に悪くなる。キーボードか
らの入力だけの処理であれば、ＨＲおよびＶＲの期間の
みを使用するスピードでも間に合うが、ホストコンピュ
ータからの書き込みがあったり、各種画面のコントロー
ル等が要求されると、ＭＰＵＩの処理にかなりの時間を
必要とし、上記期間だけでは不足してくる。そのためＭ
ＰＵＩの処理にデータバス８を優先して使用すると、表
示データ抜け等が生じ、表示品質の低下を来たす恐れが
ある。さらに、ＭＰＵＩの１サイクルをＭＰＵサイクル
とＤＭＡサイクルとに分割す＊る方法もあるが、データ
バスの切替え、メモリーの構成等に複雑な回路を必要と
する。結局、データバス８を共通に使用するとなると、
ＭＰＵＩが使える期間は、フライバックの期間しか無い
ということになる。本発明はこのような欠点に鑑みなさ
れたもので、この目的を達成するさめに、フライバック
の期間だけでなく、画面表示の各行における最終表示文
字以降の空白期間をも、フライバック期間に１加えてＭ
ＰＵＩの処理時間として利用する方式を採用している。

次に本発明の実施例を説明する。

第２図は画面表示の１例を示すもので、横に８０文字、
縦に２叫守の計１９２０文字の表示が可能な装置である
。いま、「１行を１６ラスターで表示し、ＨＲの期間を
２０文字、ＶＲの期間を２行に該当すると仮定すると、
従来の方法によるＭＰＵＩの処理時間は、前述のように
ＨＲおよびＶＲの期間だけであるから、ＭＰＵＩの効率
は全画面表示の時間に対するＨＲおｌよびＶＲの時間の
比となり、次の式から、約２６％となる。しかし一般に
、情報は、画面の左側から右側に表示されて、右端まで
表示されることは希れであり、この残余の空白の部分は
スペースを表示していることになる。

本発は、このスペースの時間を従来のＭＰＵＩＩの処理
時間に加えて利用することにより、処理効率を向上させ
ようとするものである。

即ち第２図において、各行の最終データの後に、画面に
は表示されない特殊なコード１５を挿入しておき、該コ
ード１５を検知することにより、その行においてはそれ
以後のデ−夕は無いことを判断し、そ．白・の段階から
その行の終りまで、ハードウェアにより強制的にビデオ
信号にプランキングをかけるように成っている。第２図
の例によると、各行においてプランキングをかける文字
数は、同図右端に縦列で示してあるように、１，２…２
４；において夫々３０，７＆・・・７８文字である。従
って本発明によるＭＰＵＩの効率は、前記式の分子、Ｈ
ＲおよびＶＲの時間に、上記のプランキングをかける文
字数の総和から特殊コード１５の数を差し引いた数によ
る時間を加えることによって求まり、次の式に示すよう
に約７５％となる。この結果、第２図の表示例において
は、ＭＰＵの効率の改善率は０．７５／０．２６≠２．
９となる。

第３図は、本発明方式を実施する表示制御回路の一例を
示すブロック図である。基本的な構成は第１図の従来例
と同じであるが、行エンドデコ−ド回路１６を新たに設
けてある。この行エンドデコード回路１６により、行エ
ンドの特殊コードＩ５を検知すると、フリップフロップ
回路１７をセットし、ＯＲ回路１ ８から信号を出力し
てＭ円ＵＩに指令を与える。そして、データバス８をＭ
ＰＵＩの処理に使用させると共に、ビデオ信号を制御す
るゲート回路１３にも信号を与え、ビデオ信号の出力を
禁止する。従来と同様にＨＲおよびＶＲの信号によって
も、ＯＲ回路１８を介してゲート回路１３は制御される
が、ＨＲ信号はフリツプフロップ回路１７もリセットと
し、次のラスタの特殊コード１５の検知に備える。以上
のように、本発明によれば、従来の表示制御回路に簡単
な回路を付加するだけで、従来はＨＲおよびＶＲという
帰線時間だけで行われていたＭＰＵのホストコンピュー
タあるいはキーボード等の外部機器との処理を、従来の
表示時間内でも行なわせることが可能となる。

従って、画面メモリーに対する書込み、あるいはメモリ
ーからホストコンピュータへの転送等が遠く、かつ大量
に処理することができ、表示抜け等の弊害を伴なうこと
ないこ、ＭＰＵの処理効率を上げることが可能となる。

【図面の簡単な説明】

第１図はマイクロプロセッサーを用いたディスプレイ装
置の従来例を示すブロック図、第２図は本発明方式によ
る画面表示の一列、第３図は本発明による表示制御回路
の一実施例を示すブロック図である。 図において、１はＭＰＵ、５は画面メモリー、７はアド
レスバス、８はデータ／ゞス、１０はキヤラクタージェ
ネレータ、１５は特殊コード、１６は行エンドデコード
回路である。 第１図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. １ 走査期間はＤＭＡ制御期間とし、帰線期間はＭＰＵ
   制御期間とし、ＤＭＡ制御期間は画面メモリより文字情
   報を読み出して表示するデイスプレイ装置において、前
   記画面メモリの各行の最終文字情報の後に特定コードを
   記憶せしめ、ＤＭＡ制御期間にこの特定コードを検出し
   た場合、ＤＭＡ制御からＭＰＵ制御に切替えることを特
   徴とする表示制御方式。