JPS62257U - - Google Patents
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- Publication number
- JPS62257U JPS62257U JP7310286U JP7310286U JPS62257U JP S62257 U JPS62257 U JP S62257U JP 7310286 U JP7310286 U JP 7310286U JP 7310286 U JP7310286 U JP 7310286U JP S62257 U JPS62257 U JP S62257U
- Authority
- JP
- Japan
- Prior art keywords
- register
- data
- modulation
- modulation circuit
- gcr
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
第1図は本考案の実施例を示す変調回路のブロ
ツク図、第2図、第3図、第4図はそれぞれ第1
図における6250RPI,1600RPI,8
00RPIの変調動作を示すタイム・チヤートで
ある。
REG1,2:レジスタ、PROM:プログラ
マブル・リード・オンリ・メモリ、FF1,2,
3:フリツプ・フロツプ、EOR1,2:排他的
論理和ゲート、CHK:パリテイ・チエツカ、E
RR:エラー表示信号、WTDi:変調された書
込み信号ビツトi、WTCTL:パラレル・ロー
ド指示信号、FRMW:フオーマツト書込み指示
信号、INVi:反転書込み指示信号、FRM:
書込みフオーマツト指示信号、BITi:iビツ
トのライト・データ、CLK1,2,3:クロツ
ク信号、M1600:1600RPIモード信示
信号、M800:800PRPIモード指示信号
。
FIG. 1 is a block diagram of a modulation circuit showing an embodiment of the present invention, and FIGS.
6250RPI, 1600RPI, 8 in the diagram
This is a time chart showing the modulation operation of 00RPI. REG 1 , 2 : Register, PROM: Programmable read-only memory, FF 1 , 2 ,
3 : Flip-flop, EOR 1 , 2 : Exclusive OR gate, CHK: Parity checker, E
RR: Error indication signal, WTDi: Modulated write signal bit i, WTCTL: Parallel load instruction signal, FRMW: Format write instruction signal, INVi: Inverted write instruction signal, FRM:
Write format instruction signal, BITi: i-bit write data, CLK 1 , 2 , 3 : clock signal, M1600: 1600RPI mode instruction signal, M800: 800PRPI mode instruction signal.
補正 昭61.6.13
実用新案登録請求の範囲を次のように補正する
。Amendment June 13, 1981 The scope of claims for utility model registration is amended as follows.
【実用新案登録請求の範囲】
GCR,PE及びNRZIの変調方式で動作す
る磁気テープ装置に対する変調回路であつて、
入力される変調すべきデータを一時貯える4ビ
ツトの第1のレジスタと、
上記第1のレジスタよりデータが入力され、か
つ変調モード指示を受け、該変調モードの指示に
よつて決定される変調データに入力データを変換
するPROMと、
上記PROMからの変調データを一時貯える5
ビツトの第2のレジスタと、
上記第2のレジスタからのデータを受け、NR
Z1変調方式で変調を行なう変調回路とを具備し
、
上記PROMは、変調モードとしてGCRモー
ドが指示された場合、
前記第1のレジスタに格納された4ビツトデー
タをアドレスとして、5ビツトデータを前記第2
のレジスタに出力してセツトし、
変調モードとしてPEモードが指示された場合
、
前記第1のレジスタに格納された2ビツトのデ
ータをアドレスとして2ビツトのデータを前記第
2のレジスタに出力してセツトし、
変調モードとして、NRZ1モードが指示され
た場合、
前記第1のレジスタに格納された1ビツトのデ
ータをアドレスとして1ビツトのデータを前記第
2のレジスタに出力してセツトするように構成さ
れていることを特徴とする変調回路。 [Claims for Utility Model Registration] A modulation circuit for a magnetic tape device operating with GCR, PE and NRZI modulation methods, comprising a 4-bit first register for temporarily storing input data to be modulated; A PROM into which data is input from the register No. 1 and receives a modulation mode instruction and converts the input data into modulation data determined by the modulation mode instruction , and a PROM 5 that temporarily stores the modulation data from the PROM.
bit second register and data from the second register, NR
and a modulation circuit that performs modulation using the Z1 modulation method , and when the GCR mode is instructed as the modulation mode, the PROM modulates the 5-bit data by using the 4-bit data stored in the first register as an address. Second
When PE mode is specified as the modulation mode, outputs 2-bit data to the second register using the 2-bit data stored in the first register as an address. and when NRZ1 mode is specified as the modulation mode, the 1-bit data stored in the first register is used as an address to output 1-bit data to the second register and the modulation mode is set. A modulation circuit characterized by:
Claims (1)
調方式で動作する磁気テープ装置に対する変調回
路であつて、データを1時貯える第1のレジスタ
と、上記第1のレジスタから入力したデータを各
変調モード指示を与えることにより指示されたデ
ータ・パターンに変換するPROMと、該PRO
Mの変換データを1時貯える第2のレジスタとを
具備し、各変調モードにより、第1、第2のレジ
スタおよびPRMにデータをセツトするためのク
ロツクのタイミングを異らすことを特徴とする変
調回路。 (2) GCR,PEあるいはNRZI等の異る変
調方式で動作する磁気テープ装置に対する変調回
路であつて、データを1時貯える第1のレジスタ
と、上記第1のレジスタから入力したデータを各
変調モード指示を与えることにより指示されたデ
ータ・パターンに変換するPROMと、該PRO
Mの変換データを1時貯える第2のレジスタとを
具備し、第2のレジスタに貯えられたデータを各
変調モードにより異るタイミングで読出すように
なり、なおパリテイ・チエツカを設け、GCR方
式において変調後の信号をチエツクする場合は、
データ・サブ・グループの各トラツクのパリテイ
の総和を上記パリテイ・チエツカで求め、上記の
総和がグループの最初と最後とで一致するか否か
をチエツクすることを特徴とする実用新案登録請
求の範囲第1項記載の変調回路。[Claims for Utility Model Registration] (1) A modulation circuit for a magnetic tape device operating with different modulation methods such as GCR, PE, or NRZI, which comprises a first register for temporarily storing data, and the first register described above. A PROM that converts data input from a register into a data pattern instructed by giving each modulation mode instruction;
and a second register for temporarily storing the conversion data of M, and is characterized in that the timing of the clock for setting data in the first and second registers and PRM is different depending on each modulation mode. Modulation circuit. (2) A modulation circuit for a magnetic tape device that operates with different modulation methods such as GCR, PE, or NRZI, which includes a first register for temporarily storing data, and a modulation circuit for each modulation method for inputting data from the first register. A PROM that converts into a data pattern specified by giving a mode instruction;
The data stored in the second register is read out at different timings depending on each modulation mode, and a parity checker is provided, allowing the GCR system to be used. To check the modulated signal in
Claims for Utility Model Registration characterized in that the sum of the parities of each track of the data sub-group is determined by the above-mentioned parity checker, and it is checked whether the above-mentioned sum is the same at the beginning and end of the group. The modulation circuit according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986073102U JPH0233330Y2 (en) | 1986-05-15 | 1986-05-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986073102U JPH0233330Y2 (en) | 1986-05-15 | 1986-05-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62257U true JPS62257U (en) | 1987-01-06 |
| JPH0233330Y2 JPH0233330Y2 (en) | 1990-09-07 |
Family
ID=30612152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986073102U Expired JPH0233330Y2 (en) | 1986-05-15 | 1986-05-15 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0233330Y2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991733A (en) * | 1972-12-26 | 1974-09-02 | ||
| JPS50147843A (en) * | 1974-05-17 | 1975-11-27 |
-
1986
- 1986-05-15 JP JP1986073102U patent/JPH0233330Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991733A (en) * | 1972-12-26 | 1974-09-02 | ||
| JPS50147843A (en) * | 1974-05-17 | 1975-11-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0233330Y2 (en) | 1990-09-07 |
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