JPS586570A - バツフアメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、情報処理装置におけるバッフアメ篭り装置に
関する。特に、論理アドレスで索引されるバッファメモ
リ装置に関するも０である。

従来、高速処理を目的とする情報処理装置においては主
記憶装置のデータの一部の写しをもつバッファメモリが
採用され、主記憶装置からデータを読出すアクセスタイ
ムを短縮することが行われている。従来、この種の装置
は処理装置内での命令実行にともなう命令アドレスやオ
ペランドアドレスは、一般に論理アドレス９閤を表示す
る論理アドレス空間表示子と論理アドレスで記述されて
、バッファメモリは実アドレスで索引されている。

このようま従来装置Ｏ１ｍとして、第１図に示すものが
知られている。すなわち、処理装置１は命令読出しやオ
ペランド読出しに際し、論理アドレス空間表示子と論理
アドレスをパス２を介してアドレス変換回路３に送〕、
実アドレスに変換しその実アドレスをパス４を介してア
ドレスアレイ５に送出する。これによ）、アドレスアレ
イ５＃′ｉそノ実アドレスに対応するデータがバッファ
メモリ６に存在するか否かを判定する。バッファメモリ
６に存在すれば、バッファメモリ制御回路７の制御のも
とてデータを読出し、パス８を介して処理装置ＩＫ送出
する。データが存在しなければ、これを主記憶装置９よ
り読出しパス１Ｏ１８を介しこのデータが処理装置ＩＫ
送られる。

しかしこのような従来装置では、アドレス変換して実ア
ドレスでバッファメモリにアクセスする必要があるため
、高速処理が阻害される欠点を有する。これを解決する
ため、アドレス変換に要する時間をできるだけバッファ
メモリ読出処理と並行して行う等、アクセスタイムを短
縮する丸めの種々の手段が提案されている。しかし、高
速処理の点からバッファメモリの容量を大きくするにっ
れてアクセスタイムの短縮が難しくなっている。

まえ、論理アドレスだけで索引するバッファメモリの場
合には、アドレス空間の切替時にバッファメモリ内のデ
ータを無効化することが必要とな夛、バッファメモリの
ヒツト率を高く保てない欠点を有する。

本発明はこの点を改良するもので、バッファメモリのア
クセスタイムを短縮することができ、アドレス空間切替
時にもデータを無効化する必要がなく、バッファメモリ
のヒツト率を高く保つことができるバッファメモリ装置
を提供することを目的とする。

本発明は、論理アドレス空間表示子および論理アドレス
でバッファメモリを直接索引することを特徴とする。

本発明は、実アドレスでデータを記憶する主記憶装置に
記憶されたデータの一部と同一のデータを一時記憶する
バッファメモリと、このバッファメモリのデータアドレ
スに対応する論理アドレスと論理アドレス空間表示子と
を記憶するアドレスアレイと、動作中の論理アドレス空
間を示す論理アドレス空間素子レジスタと、論理アドレ
スを一時格納する論理アドレスレジスタとを備え、処理
装置からのアクセス要求時にこの論理アドレスを前記ア
ドレスレジスタに格納し、この論理アドレスレジスタと
前記論理アドレス空間表示子レジスタとによ〕前記アド
レスアレイを介して前記バッファメモリをアクセスして
該当するデータがあるときにはバッファメモリからのデ
ータを読出し、該当するデータが存在しないとｔ＆には
アドレス情報を実アドレスに変換して前記主記憶装置か
ら該当するデータを読出すとともに前記バッファメモリ
にこのデータブロックを記憶しこれに対応して前記アド
レスアレイの記憶内容を頁新するように構成したことを
特徴とする。

本発明の一実施例を図面に基づいて説明する。

第１図に示した従来例と比較すると、論理アドレスレジ
スタ１３および論理アドレス空間表示レジスタ１４とを
設け、この両レジスタ１３および１４の出力をアドレス
アレイ５に導きバッファメモリ６を直接アクセスすると
ともに、バッファメモリ６にデータがないときにはこの
両レジスタ１３．１４の内容をアドレス変換回路３で実
アドレスに変換して主記憶装置９をアクセスするように
構成したことを特徴とする。

他の点は第１図で示した従来例と同様である。

また、第２図で第１図と同一符号は第１図と同一のもの
をそれぞれ示す。

このような回路構成で、本発明の特徴ある動作を説明す
る。処理装置１で命令またはオペランドの読出が必要に
なると、論理アドレスが論理アドレスレジスタ１３に設
定される。この際に現在動作している論理アドレス空間
を示す論理アドレス空間表示子が、あらかじめ論理アド
レス空間表示子レジスタ１４に設定されている。アドレ
スアレイ５はパス１５および１６から論理アドレスおよ
び論理アドレス空間表示子を入力し、バッファメモリ６
に対してこのアドレスに対応するデータが存在するかを
判定する。データが存在すればバツファメモリ６からこ
のデータを読出し、パス８を介して処Ｊ１１ｍ置ＩＫ送
り出させる。データがバッファメモリ６に存在しなけれ
ば、アドレス変換回路３により、両しジスタロ、１４の
内容を実アドレスに変換し、これをパス１７を介して主
記憶装置９に送出して主記憶装置９からデータを読出し
、パスｉｏ、ｓを介して処理装置ＩＫ送出する。

この場合に、主記憶装置９からは必要とするデータを含
むブロックが読出され、バッファメモリ６は既に記憶し
ているブロックのグループのうち最も昔に参照されたも
のを追い出し、新しく読出されたブロックを記憶する。

これに対応してアドレスアレイ５も更新される。

この制御はバッファメモリ制御回路７のもとで行われる
が、アドレスアレイ５およびバッファメモリ６の構成お
よび動作について第５図によりさらに詳しく説明する。

１４５図で、アドレスアレイ５およびバックアメモリ６
は従来装置におけると同様に記憶素子から成るテーブル
を成していて、本実施例では８行（１１１０％ｍ１、・
・・ｍ７）２列（Ａ％　Ｂ）で構成されている。アドレ
スアレイ５の各エントリ内には論理アドレスの一部Ｘど
論理アドレス空間表示子２が記憶され、それはバッファ
メモリ６の対応するエントリに記憶している主記憶装置
の写しであるブロックデータのアドレスに対応している
。このアドレスアレイ５およびバックアメモリ６には、
論理アドレスレジスタ１３の一部がそれぞれ導かれてい
る。このアドレスアレイ５の論理アドレス空間表示子ｚ
１、ｚ２は比較器２０，２１の一方の入力端子にそれぞ
れ導かれている。この比較器器、２１の他方の入力端子
には、論理アドレス空間表示レジスタ１４出力がそれぞ
れ導かれている。また、アドレスアレイ５の論理アドレ
ス”１％７１は比較器ｎ％器の一方の入力端子にそれぞ
れ導かれている。この比較器ｎ％詔の他の入力端子には
論理アドレスレジスタ１３の出力がそれぞれ導かれてい
る。

この比較器器、ｎの出力はアントゲ−）２４の入力端子
にそれぞれ導かれている。また、比較器２１゜器の出力
はアンドゲート怒の入力端子にそれぞれ導かれている。

このアンドゲートｕ％邸の出力はアンドゲート２６．２
７の一方の入力端子にそれぞれ導かれている。このアン
トゲ−）２６．２７の他の入力端子にはバッファメモリ
６の内容がそれぞれ導かれている。このアントゲ−）２
６．２７の出力はオアゲートあの入力端子にそれぞれ導
かれている。

このような回路構成で、バッファメモリ６への索引は論
理アドレスレジスタ１３および論理アドレス空間表示レ
ジスタ１４に設定される論理アドレスＸ％ｙおよび論理
アドレス空間表示子２で行われる。論理アドレスの一部
ｙはバス四を介しアドレスアレイ５およびバッファメモ
９６０行の１行を選択し、その記憶素子が読出されパス
加〜おおよヒ３４．３５にそれぞれ出力される。アドレ
スアレイ５の出力のうち、論理アドレスの一部ｙを示す
Ｘ４、ｘ２Ｆｉ論理アドレスレジスタ１３の論理アドレ
スの一部Ｘと比較され、論理アドレス空間表示子を示す
ｚｌ、Ｍ２は論理アドレス空間表示子レジスタ１４の論
理アドレス空間表示子２と比較される。論理アドレスの
一部および論理アドレス空間表示子の両方が一致した場
合には、そのアドレスに対応するデータがバッファメモ
リ６に存在することを示す。例えばパス３６ＫｒＩＪ信
号があればＡ列にデータが存在することを示し、バッフ
ァメモリ６の続出出力Ｊ％語のうち、対応するデータ話
がオアゲート測を介して出力される。データがバッファ
メモリ６に存在しない場合およびデータを入れ換える場
合は、アドレスアレイ５に論理アドレスおよび論理アド
レス空間表示子を記憶させることを除き、従来通り実ア
ドレスにより処理される。

以上説明したように本発明によれば、論理アドレスおよ
び論理アドレス空間表示子で直接バッファメモリを索引
することとし友。したがって、バッファメモリのアクセ
スタイムを高速化することができ、ヒツト率を向上する
ことができる等の効果を有する。

【図面の簡単な説明】

第１図は従来例装置の要部ブロック構成図。 第２図は本発明一実施例の要部ブロック構成図う第３図
は上記実施例のアドレスアレイおよびバッファメモリの
詳細図。 ｌ・・・処理装置、３・・・アドレス変換回路、５・・
・アドレスアレイ１．６・・・バッファメモリ、７・・
・バッファメモリ制御回路、９・・・主記憶装置、１３
・！・論理アドレスレジスタ、１４・・・論理アドレス
空間表示レジスタ、加〜ｎ・・・比較器、Ｕ〜ｎ・・・
アンドゲート、加・・・オアゲート。 特許出願人　日本電気株式会社 代理人　　弁理士弁　出　直−

Claims (1)

【特許請求の範囲】
1. （１）実アドレスでデータを記憶する主記憶装置に記憶
   されえデータの一部と同一のデータを一時記憶するバッ
   ファメモリと、このバッファメモリのデータアドレスに
   対応する論理アドレスと論理アドレス空間表示子とを記
   憶するアドレスアレ４と、動作中の論理アドレス空間を
   示す論理アドレス空間素子レジスタと、論理アドレスを
   一時格納する論理アドレスレジスタとを備え、処理装置
   からのアクセス要求時にこの論理アドレスを前記論理ア
   ドレスに格納し、この論理アドレスレジスタと前記論理
   アドレス空間表示子レジスタとによ〕前記アドレスアレ
   イを介して前記バッファメモリをアクセスし該当するデ
   ータがあるときにはバッファメモリからのデータを続出
   し、該当するデータが存在しないと龜にはアドレス情報
   を実アドレスに変換して前記主記憶装置から皺轟するデ
   ータを読出すとともに前記バッファメモリにこのデータ
   ブロックを記憶しこれに対応して前記アドレスアレイの
   記憶内容を更新するように構成された制御手段を備え九
   バーソファメモリ装置。