JPS62260251A - 主記憶制御装置 - Google Patents
主記憶制御装置Info
- Publication number
- JPS62260251A JPS62260251A JP61103067A JP10306786A JPS62260251A JP S62260251 A JPS62260251 A JP S62260251A JP 61103067 A JP61103067 A JP 61103067A JP 10306786 A JP10306786 A JP 10306786A JP S62260251 A JPS62260251 A JP S62260251A
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- corrected
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、主記憶装置からのデータの読み出し、また
は主記憶装置へのデータの書き込みを制御する主記憶制
御装置、特に主記憶装置からのデータ読み出しにかかる
アクセス時間の短縮をは力１つた主記憶制御装置に関す
るものである。
は主記憶装置へのデータの書き込みを制御する主記憶制
御装置、特に主記憶装置からのデータ読み出しにかかる
アクセス時間の短縮をは力１つた主記憶制御装置に関す
るものである。
第４図は従来の主記憶制御装置の構成を示すブロック図
である。第５図及びＷＪ６図は従来の主記憶制御装置の
制御の流れをそれぞれ示す図である。
である。第５図及びＷＪ６図は従来の主記憶制御装置の
制御の流れをそれぞれ示す図である。
図において、（１）は主記憶制御装置と主記憶制御装置
間のデータの受は渡しをするメモリバス、（２）は主記
憶装置からメモリバス（１）を通して読み出したデータ
をラッチするり一ドデータラッチ（以下、ＲＤＬと称す
） 、（３）はデータのビット誤りを検出したり、訂正
可能なビット誤りを訂正するエラー検出訂正回路（以下
、ＫＤＣと称す） 、（４１はＲＤＬ（２）からの読み
出しデータまたはｚＤｃ（３）からの訂正データを基本
処理装置またはデータ入出力制御装置などの外部処理装
置へ送り出すリードデータバッファ（以下、ＲＤＢと称
す）、（５）は外部処理装置からの一連のデータを受信
するために多重化されたライトデータバッファ（以下、
ＷＤＢと称す）、（６）はこのＷＤＢ（５）からのデー
タをラッチし、主記憶装置へ送り出すライトデータラッ
チ（以下、ＷＤＬと称す）、（７）は主記憶制御装置と
外部処理装置間のデータの受は渡しをするシステムバス
である。
間のデータの受は渡しをするメモリバス、（２）は主記
憶装置からメモリバス（１）を通して読み出したデータ
をラッチするり一ドデータラッチ（以下、ＲＤＬと称す
） 、（３）はデータのビット誤りを検出したり、訂正
可能なビット誤りを訂正するエラー検出訂正回路（以下
、ＫＤＣと称す） 、（４１はＲＤＬ（２）からの読み
出しデータまたはｚＤｃ（３）からの訂正データを基本
処理装置またはデータ入出力制御装置などの外部処理装
置へ送り出すリードデータバッファ（以下、ＲＤＢと称
す）、（５）は外部処理装置からの一連のデータを受信
するために多重化されたライトデータバッファ（以下、
ＷＤＢと称す）、（６）はこのＷＤＢ（５）からのデー
タをラッチし、主記憶装置へ送り出すライトデータラッ
チ（以下、ＷＤＬと称す）、（７）は主記憶制御装置と
外部処理装置間のデータの受は渡しをするシステムバス
である。
従来の主記憶制御装置は上述したように構成され、例え
ば、主記憶装置から主記憶アドレス１に格納されている
データ１と主記憶アドレス３に格納されているデータ２
とを連続して読み出す場合の動作について第５図及び第
６図を参照しながら説明する。まず、主記憶装置から読
み出した２つのデータにビット誤りがなかった場合の動
作は以下のようになる（第５図）。
ば、主記憶装置から主記憶アドレス１に格納されている
データ１と主記憶アドレス３に格納されているデータ２
とを連続して読み出す場合の動作について第５図及び第
６図を参照しながら説明する。まず、主記憶装置から読
み出した２つのデータにビット誤りがなかった場合の動
作は以下のようになる（第５図）。
（１）主記憶装置からデータ１を読み出し、メモリバス
（１）を通してＲＤＬ（２１にセットする（５ａ）。
（１）を通してＲＤＬ（２１にセットする（５ａ）。
＋２１ ＫＤＣ！ （３１でデータ１のチェックを行
なうが、ビット誤りは発生しない（５ｂ）。
なうが、ビット誤りは発生しない（５ｂ）。
＋３） ＲＤＢ（４１からデータ１を外部処理装置へ
システムバス（７）を通して送り出すと同時に、主記憶
装置から次のデータ２を読み出し、メモリバス（１）を
通してＲＤＬ（２）にセットする（５Ｃ）。
システムバス（７）を通して送り出すと同時に、主記憶
装置から次のデータ２を読み出し、メモリバス（１）を
通してＲＤＬ（２）にセットする（５Ｃ）。
（４） ＫＤＣ（５）でデータ２のチェックを行なう
が、ビット誤りは発生しない（５ｄ）。
が、ビット誤りは発生しない（５ｄ）。
（５） データ２をＲＤＢ（４）から外部処理装置へ
システムバス（７）を通して送り出し、データ転送を終
了する（５θ）。
システムバス（７）を通して送り出し、データ転送を終
了する（５θ）。
次に、主記憶装置から読み出した２つのデータが両方と
も訂正可能なビット誤りであった場合の動作は以下のよ
うになる（第６図）。
も訂正可能なビット誤りであった場合の動作は以下のよ
うになる（第６図）。
（１）主記憶装置からデータ１を読み出し、メモリバス
（１）を通してＲＤＩ、（２１にセットする（６ａ）。
（１）を通してＲＤＩ、（２１にセットする（６ａ）。
（２） ＥＤＣ！（３）でデータ１のチェックを行な
い、訂正可能なビット誤りを検出する（６ｂ）。
い、訂正可能なビット誤りを検出する（６ｂ）。
（３１ＥＤＣ！ （３）でデータ１を訂正する（６Ｃ）
。
。
＋４＋ ＫＤＯ（３）で訂正したデータを、ＲＤＢ（
４）からシステムバス（７）を通して外部処理装置へ送
り出すと同時に、ＷＤＢ （５） 、ＷＤＬ （６）お
よびメモリバス（１）を介して主記憶装置の主記憶アド
レス１に書き込む（６ｄ）。
４）からシステムバス（７）を通して外部処理装置へ送
り出すと同時に、ＷＤＢ （５） 、ＷＤＬ （６）お
よびメモリバス（１）を介して主記憶装置の主記憶アド
レス１に書き込む（６ｄ）。
（５） データ２については、上記（１）〜（４）と
同様の動作を繰返す（６θ、６ｆ、６ｇ、６ｈ）。
同様の動作を繰返す（６θ、６ｆ、６ｇ、６ｈ）。
従来の主記憶制御装置では、読み出したデータに訂正可
能な誤まりが検出されると、データを読み出したときの
主記憶アドレスと同じアドレスで主記憶装置への書き込
みサイクルが挿入される。
能な誤まりが検出されると、データを読み出したときの
主記憶アドレスと同じアドレスで主記憶装置への書き込
みサイクルが挿入される。
従って、一度の転送で連続してデータを読み出す場合、
ＫＤＯ（３）でデータをチェックしている間、ＲＤＬ（
２）に次のデータをセットできるにもかかわらず、主記
憶アドレスを変えることができないために、１１ｆＤＣ
！ （３）でデータのチェックあるいは訂正が完了する
まで次のデータを読み出すことができない。
ＫＤＯ（３）でデータをチェックしている間、ＲＤＬ（
２）に次のデータをセットできるにもかかわらず、主記
憶アドレスを変えることができないために、１１ｆＤＣ
！ （３）でデータのチェックあるいは訂正が完了する
まで次のデータを読み出すことができない。
そのために、主記憶装置からデータを読み出すときのア
クセス時間が必要以上に長くなるという問題点があった
。
クセス時間が必要以上に長くなるという問題点があった
。
この発明は、上記のような問題点を解決するためになさ
れたもので、一度の転送で主記憶装置から連続してデー
タを読み出す場合のアクセス時間を短縮することのでき
る主記憶制御装置を得ることを目的としている。
れたもので、一度の転送で主記憶装置から連続してデー
タを読み出す場合のアクセス時間を短縮することのでき
る主記憶制御装置を得ることを目的としている。
この発明にかかる主記憶制御装置は、主記憶装置をアク
セスするとき、ＩＤＣからの訂正データをＷＤＢにセッ
トできるようなパスを設けたものである。
セスするとき、ＩＤＣからの訂正データをＷＤＢにセッ
トできるようなパスを設けたものである。
〔作 用〕
この発明においては、主記憶装置から連続的に読み出し
たデータに訂正可能なビット誤りが起った場合、その訂
正データを多重のＷＤＢに保持し、主記憶装置からの一
連のデータの読み出しが終った後、ＷＤＢが保持してい
る訂正データを一括して主記憶装置に書き込むことがで
きるようになる。
たデータに訂正可能なビット誤りが起った場合、その訂
正データを多重のＷＤＢに保持し、主記憶装置からの一
連のデータの読み出しが終った後、ＷＤＢが保持してい
る訂正データを一括して主記憶装置に書き込むことがで
きるようになる。
次に、この発明の一実施例を第１図、第２図及び第３図
を参照して説明する。第１図はこの発明の主記憶制御装
置の構成を示すブロック図、第２図及び第６図はこの発
明の主記憶制御装置の制御の流れをそれぞれ示す図であ
る。図において（１）〜（７）はＭ４図に示したものと
同じである。（８）はＥＤＣ（３）からの訂正データを
ＷＤＢ（５）にセットするために設けたパスを示す。
を参照して説明する。第１図はこの発明の主記憶制御装
置の構成を示すブロック図、第２図及び第６図はこの発
明の主記憶制御装置の制御の流れをそれぞれ示す図であ
る。図において（１）〜（７）はＭ４図に示したものと
同じである。（８）はＥＤＣ（３）からの訂正データを
ＷＤＢ（５）にセットするために設けたパスを示す。
次に、例えば、主記憶装置から主記憶アドレス１に格納
されているデータ１と、主記憶アドレス２に格納されて
いるデータ２とを連続して読み出す場合の動作について
第２図及び７ｇ３図を参照しながら説明する。まず、主
記憶装置から読み出した２つのデータにビットＢａつが
なかった場合の動作は以下のようになる（第２図）。
されているデータ１と、主記憶アドレス２に格納されて
いるデータ２とを連続して読み出す場合の動作について
第２図及び７ｇ３図を参照しながら説明する。まず、主
記憶装置から読み出した２つのデータにビットＢａつが
なかった場合の動作は以下のようになる（第２図）。
（１）主記憶装置からデータ１を読み出し、メモリパス
（１）を通してＲＤＬ（２１にセットする（２ａ）。
（１）を通してＲＤＬ（２１にセットする（２ａ）。
（２） １１ｎＤＣ（５１でデータ１のチェックを行
なうと同時に、主記憶装置からデータ２を読み出し、メ
モリバス（１）を通してＲＤＬ（２）にセットする（２
ｂ）。このときビツト誤りは発生しない。
なうと同時に、主記憶装置からデータ２を読み出し、メ
モリバス（１）を通してＲＤＬ（２）にセットする（２
ｂ）。このときビツト誤りは発生しない。
（３１ＲＤＢ （、ａ）からデータ１を外部処理装置へ
システムパス（７）を通して送り出すと同時に、ＥＤＣ
（３）でデータ２のチェックを行なう（２Ｃ）。ビット
誤りは発生しない。
システムパス（７）を通して送り出すと同時に、ＥＤＣ
（３）でデータ２のチェックを行なう（２Ｃ）。ビット
誤りは発生しない。
＋４１ ＲＤＢ（４）からデータ２を外部処理装置へ
システムバス（７）を通して送り出し、データ転送を終
了する（２ｄ）。
システムバス（７）を通して送り出し、データ転送を終
了する（２ｄ）。
次に、主記憶装置から読み出した２つのデータが両方と
も訂正可能なビット誤りであった場合の動作について説
明する（第３図）。
も訂正可能なビット誤りであった場合の動作について説
明する（第３図）。
ｆｉｌ 主記憶装置からデータ１を読み出し、メモリ
バス（１）を通してＲＤＬ（２３にセットする（３ａ）
。
バス（１）を通してＲＤＬ（２３にセットする（３ａ）
。
＋２１ ＥＤＣ（３）でデータ１のチェックを行なう
と同時に、主記憶装置からデータ２を読み出し、メモリ
バス（１）を通してＲＤＬ（２）にセットする（３ｂ）
。このときデータ１に訂正可能なビット誤りが検出され
る。
と同時に、主記憶装置からデータ２を読み出し、メモリ
バス（１）を通してＲＤＬ（２）にセットする（３ｂ）
。このときデータ１に訂正可能なビット誤りが検出され
る。
（３１ＥＤＣ！（５）でデータ１の訂正を行なう（３Ｃ
）。
）。
＋４） ＥＤＯ（３）で訂正した後のデータ１を、Ｒ
ＤＢ（４）から外部処理装置へシステムバス（７）を通
して送り出すと同時に、ＩＤＣ（３１からパス（８）を
通してＷＤＢ（５）にセットし、ＩＤＣ（５１で次のデ
ータ２をチェックする（３ｄ）。このとき、データ２に
訂正可能なビット誤りが検出される。
ＤＢ（４）から外部処理装置へシステムバス（７）を通
して送り出すと同時に、ＩＤＣ（３１からパス（８）を
通してＷＤＢ（５）にセットし、ＩＤＣ（５１で次のデ
ータ２をチェックする（３ｄ）。このとき、データ２に
訂正可能なビット誤りが検出される。
（５） ＫＤＯ（３）でデータ２の訂正を行なう（３ｅ
）。
）。
（６１ＫＤＣ（５１で訂正した後のデータを、ＲＤＢ（
４）力）ら外部処理装置へシステムバス（７）を通して
送り出すと同時に、ＫＤＯ（３）からパス（８）を通し
てＷＤＢ（５）にセットする（３ｆ）。このとき、ＷＤ
Ｂ（５１は訂正データ１と訂正データ２の２つのデータ
を保持している。
４）力）ら外部処理装置へシステムバス（７）を通して
送り出すと同時に、ＫＤＯ（３）からパス（８）を通し
てＷＤＢ（５）にセットする（３ｆ）。このとき、ＷＤ
Ｂ（５１は訂正データ１と訂正データ２の２つのデータ
を保持している。
（７） ＷＤＢ （５１に保持している訂正データ１
を主記憶装置の主記憶アドレス１にＷＤＬ（６１及びメ
モリバス（１）を通して書き込む（３ｇ）。
を主記憶装置の主記憶アドレス１にＷＤＬ（６１及びメ
モリバス（１）を通して書き込む（３ｇ）。
＋８３ ＷＤＢ ＋５）に保持している訂正データ２
を主記憶装置の主記憶アドレス２にＷＤＬ（６）及びメ
モリバス（１）を通して書き込む（３ｈ）。
を主記憶装置の主記憶アドレス２にＷＤＬ（６）及びメ
モリバス（１）を通して書き込む（３ｈ）。
以上に説明したように、この発明の主記憶制御装置によ
れば、ＫＤＣからＷＤＢへ訂正データを流すパスを設け
、一連のデータの読み出し動作で発生したすべての訂正
データをＷＤＢで保持し、ＷＤＢから一括して訂正デー
タを主記憶装置へ書き込むようにしたので、訂正可能な
ビット誤りが起こらなかった場合は、一連のデータ読み
出しにかかる主記憶制御装置の動作時間、すなわち、主
記憶制御装置の外部からみたアクセス時間を短縮できる
という効果がある。また、訂正可能なビット誤まりが起
こった場合でも、主記憶制御装置の動作時間は従来と変
わらないが、システムバスへのデータの送り出しは早く
終了するので、主記憶制御装置の外部からみたアクセス
時間は短縮できる効果が得られる。
れば、ＫＤＣからＷＤＢへ訂正データを流すパスを設け
、一連のデータの読み出し動作で発生したすべての訂正
データをＷＤＢで保持し、ＷＤＢから一括して訂正デー
タを主記憶装置へ書き込むようにしたので、訂正可能な
ビット誤りが起こらなかった場合は、一連のデータ読み
出しにかかる主記憶制御装置の動作時間、すなわち、主
記憶制御装置の外部からみたアクセス時間を短縮できる
という効果がある。また、訂正可能なビット誤まりが起
こった場合でも、主記憶制御装置の動作時間は従来と変
わらないが、システムバスへのデータの送り出しは早く
終了するので、主記憶制御装置の外部からみたアクセス
時間は短縮できる効果が得られる。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図及び第３図はこの発明の一実施例による主記憶制
御装置の制御の流れをそれぞれ示す図、第４図は従来の
主記憶制御装置の構成を示すブロック図、第５図及び第
６図は従来の主記憶制御装置の制御の流れをそれぞれ示
す図である。 図において、 （１）・・メモリバス、（２）・・ＲＤＬ、 （３１・
・ＫＩＸ： 。 （４）・・ＲＤＢ、（５）・・ＷＤＢ、（６）・・ＷＤ
’Ｌ 、 （７）・・システムバス、（８）・・ＷＤＢ
ｆ５）にＥＤＣｉ （３）から訂正データを流すため
のパスである。 な２、図中同一符号は同一部分を示す。 帛２図 ２０−．２ｂ、２Ｃう ２ｄ 手続補正書「１如 ａｎ６１！″８．−ラ９８
第２図及び第３図はこの発明の一実施例による主記憶制
御装置の制御の流れをそれぞれ示す図、第４図は従来の
主記憶制御装置の構成を示すブロック図、第５図及び第
６図は従来の主記憶制御装置の制御の流れをそれぞれ示
す図である。 図において、 （１）・・メモリバス、（２）・・ＲＤＬ、 （３１・
・ＫＩＸ： 。 （４）・・ＲＤＢ、（５）・・ＷＤＢ、（６）・・ＷＤ
’Ｌ 、 （７）・・システムバス、（８）・・ＷＤＢ
ｆ５）にＥＤＣｉ （３）から訂正データを流すため
のパスである。 な２、図中同一符号は同一部分を示す。 帛２図 ２０−．２ｂ、２Ｃう ２ｄ 手続補正書「１如 ａｎ６１！″８．−ラ９８
Claims (1)
- 主記憶装置から読み出したデータをラッチするリードデ
ータラッチと、前記読み出したデータをチェックして訂
正可能なビット誤りを訂正するエラー検出訂正回路と、
前記読み出したデータあるいは訂正したデータを外部処
理装置へ送り出すリードデータバッファと、前記外部処
理装置からの一度のアクセスで前記主記憶装置に連続し
てデータを書き込むために、前記外部処理装置からの一
連の書き込みデータを保持する多重のライトデータバッ
ファと、前記主記憶装置をアクセスするときは、前記エ
ラー検出訂正回路からの訂正データを前記ライトデータ
バッファに送るためのパスとを備えたことを特徴とする
主記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103067A JPH07113905B2 (ja) | 1986-05-07 | 1986-05-07 | 主記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103067A JPH07113905B2 (ja) | 1986-05-07 | 1986-05-07 | 主記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62260251A true JPS62260251A (ja) | 1987-11-12 |
| JPH07113905B2 JPH07113905B2 (ja) | 1995-12-06 |
Family
ID=14344319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61103067A Expired - Lifetime JPH07113905B2 (ja) | 1986-05-07 | 1986-05-07 | 主記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07113905B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5555499A (en) * | 1978-10-16 | 1980-04-23 | Nec Corp | Memory control unit |
| JPS6155744A (ja) * | 1984-08-27 | 1986-03-20 | Fujitsu Ltd | エラ−のリカバリ処理方式 |
-
1986
- 1986-05-07 JP JP61103067A patent/JPH07113905B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5555499A (en) * | 1978-10-16 | 1980-04-23 | Nec Corp | Memory control unit |
| JPS6155744A (ja) * | 1984-08-27 | 1986-03-20 | Fujitsu Ltd | エラ−のリカバリ処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07113905B2 (ja) | 1995-12-06 |
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