JPS62260281A

JPS62260281A - 演算処理装置

Info

Publication number: JPS62260281A
Application number: JP61104021A
Authority: JP
Inventors: Atsushi Hasebe; 長谷部　淳
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-05-07
Filing date: 1986-05-07
Publication date: 1987-11-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、例えばｌＩｂ１像処理を行うための演算処理
装置に関する。

〔発明の概要〕

本発明は演算処理装置に関し、ワークメモリからのデー
タをレジスタを介してワークメモリに書込む通路を設け
ることによって、フィルタリング処理等において効率の
良い処理を行うことができるようにしたものである。

〔従来の技術〕

本願出願人は先に、画像処理に通用できるディジタル信
号処理装置（特開昭５８−２１５８１３号公報参照）を
提案した。

すなわち第４図はその装置の概略を説明するもので、図
において（２１）は入力端子、（２２）は入出力制御（
ＩＯＣ）糸、（２３）は入力画像メモリ（ＶＩＭ）糸、
（２４）は信号処理（Ｐ　Ｉ　Ｆ）糸、（２５）はアド
レス生成（Ｐ　Ｖ　Ｐ）糸、（２６）は出力画像メモリ
　（ＶＩ’Ｍ）糸、（２７）は主制御（ＴＣ）糸、（２
８）は出力端子である。

この装置におい”Ｃ１入力端子（２１）にはビデオカメ
ラ（図示せず）等からのアナログのビデオ信号が供給さ
れる。このビデオ信号がＩＯＣ系（２２）に供給され、
Ａ　Ｉ）変換等により所定のディジタルデータに変換さ
れてＶ１Ｍ系（２３）に書込まれる。

なおＩＯＣ系（２２）からディジタルデータ以外にもク
ロック、支配モート信号、アドレス、書込制御信号等の
外側からＶＩＭ糸（２３）を制御する信号が供給されて
いる。

またこのＶＩＭ系（２３）　ニ、ＰＶＰ系（２５）から
処理を行うディジタルデータのアドレス、書込制御、読
出モード、データセレクト等の内側からＶＩＭ糸（２３
）を制御する信号が供給され、このアドレスのデータが
ＰＩＦ糸（２４）と相互に転送されて処理が行われる。

さらにＰＩＰ系（２４）で処理されたデータがＶＩＭ糸
（２６）に供給され、このＶＩＭ系（２６）にＰＶＰ系
（２５）からのアドレス等が供給される。これによって
処理されたディジタルデータがＶＩＭ系（２６）に書込
まれる。

さらにこのＶＩＭ系（２６）にもＩＯＣ糸（２２）から
のアドレス等が供給され、これによって読出されたディ
ジタルデータがＩＯＣ系（２２）に供給され、ＤＡ変換
等により所定のアナログのビデオ１ご号に変換されて出
力端子（２８）に取出される。

なおＴＣ系（２７）からは、各県（２２）〜（２６）に
対してそれぞれモード、方式等の指定信号やクロック信
号、さらに後述するマイクロプログラムの書替のための
プログラムデータ等が供給される。

またＩＯｃ系（２２）からｐｖｐ系（２５）へ処理すべ
きフレームの開始信号が供給されると共に、ｐｖｐ系（
２５）からＩＯＣ系（２２）へ処理の終了１６号が供給
される。

このようにして入力端子（２１）に供給されたビデオ信
号がディジタル処理されて出力端子（２８）に取出され
るわけであるが、上述の装置によれば、処理に必要な機
能をそれぞれの系（２２）〜（２６）に分担し、各界（
２２）〜（２６）ごとに独立に制御回路を設けてそれぞ
れ独立のマイクロプログラムで制御を行うことができる
ので、各県ごとのソフトウェアの負担が少なく、？Ｖ？
！単なプログラムで高速の処理を行うことができる。こ
れによっ”ζ例えばビデオ信号をリアルタイムで処理す
ることも可能になっている。

そして上述の装置において、処理の内容はＰＩＰ糸（２
４）等のマイクロプログラムによって決定される。そこ
でこれらのマイクロプログラムを書替ることによって処
理の内容を変更することができる。

すなわち第５図はＰＩＦ糸（２４）の大略の構成を示し
、このＰＩＰ系（２４）は実際には多数（例えば６０（
固）の処理プロセッサ部（３０）が並列に設けられて形
成されるが、図ではその内の２１固（３０ａ　）（３０
ｂ　）のみが示されている。この図において、ＶＩＭ糸
（２３）または（２６）からのディジタルデータは各プ
ロセッサ部（３０ａ　）　　（３０ｂ　）　　・・・ご
とに設けられた入力レジスタ（Ｆ　ＲＡ）　　（３１ａ
　）（３１ｂ）　　・・・に供給されると共に、これら
のレジスタはＰＶＰ系（２５）によってＶ１Ｍ系（２３
）（２６）の続出アドレスに合わせて制御され、各プロ
セッサ部ごとに必要な所定量のデータが記す、αされる
。

これらのレジスタ（３１ａ　）　　（３１ｈ　）　　・
・・に書込まれたデータがそれぞれ演算部（３２ａ　）
　　（３３ａ　）　。

（３２ｂ　）　　（３３ｂ　）　　・・・に供給される
。そしてこれらの演算部にはそれぞれ加減箆器、乗算器
及び係数メモリ、データメモリ共が設けられ、制御部（
３４ａ　）　　（３４ｂ　）　　・・・からの制御信号
に従って線形及び非線形のデータ変換演算を行う。さら
にこの演算結果は演算部（３３ａ　）　　（３３ｂ　）
　　・・・に得られ、この演算部（３３ａ　）　　（３
３ｂ　）　　・・・がｐｖｐ系（２５）　ニよってＶＩ
Ｍ系（２３）　　（２６）の身体アドレスに合わせて制
御され、演算結果がＶＩＭ系（２３）　　（２６）の所
望部に書込まれる。

そしてこの場合に、制御部（３４ａ　）　　（３４ｂ　
）　　・・・からの制ａ信号はマイクロプログラムメモ
リ（ＭＰＭ）（３５ａ）（３５ｂ）　　・・・に書込ま
れたマイクロプログラムに従って形成される。そこでこ
のＭＰＭ　（３５ａ　）　　（３５ｂ　）　　・・・を
いわゆるＲＡＭ構成とし、ごのＭＰＭ　（３５ａ　）　
　（３５ｂ　）　　・・・に変更部＜３６ａ　）　　（
３６ｂ　）　　・・・を通じてＴ　Ｃ糸（２７）からの
マイクロプログラムを書込むことにより、マイクロプロ
グラムを書替で処理の内容を変更することができる。

さらに第３ジ１は演算部（３２）　　（３３）の要部の
構成を示す、この図におい“ζ、ＦＲＡ（３１）からの
データと後述するワークメモリ　（４１）からのデータ
とが選択器（４２）で選択されて乗算器（４０）の一方
の入力に供給されると共に、係数メモリ　（４４）から
のデータが乗算器（４３）の他方の入力に供給される。

さらにこの乗算器（４３）の出力データが論理演算回路
（ＡＬＵ）（４５）の一方の入力に供給され、この出力
データがレジスタ（４６）を介してＡ　Ｌ　Ｕ（４５）
の他方の入力に供給されると共に、この出力データと上
述のＦＲＡ（３１）からのデータとが選択器（４７）で
選択されて、上述のワークメモＩＪ　　（４１）の書込
入力に供給される。

従ってこの装置においてＦＲＡ（３１）に供給されたデ
ータが選択器（４７）を通じてワークメモリ（４１）に
供給されて書込まれる。さらにこのワークメモリ　（４
１）から読出されたデータとＦＲＡ（３１）からのデー
タとが選択器（４２）を通じて乗算！（４３）に供給さ
れ、係数メモリ（４４）からの係数と乗算されζＡＬＵ
（４５）に供給される。そしてレジスタ（４６）からの
データと加算等の演算が行われ、この演算出力が取出さ
れると共に、レジスタ（４６）及び選択Ｗ（４７）を通
じてワークメモリ　（４１）に供給され、以−トこのワ
ークメモリ（４１）に書込まれたデータ及びレジスタ（
４６）にラッチされたデータを用いて演算処理が行われ
る。

ところで上述の装置において、いわゆるデータのフィル
タリング処理やコンポリューシジン処理等を行う場合に
は、一連のデータ中の部分系列をワークメモリ　（４１
）に賀＝込み、このデータと係数ノ七り　（４４）から
の係数とをＡ！箆器（４３）及びＡＬＵ（４５）にて積
ね演算して処理が行われる。

ところがこの場合に、フィルタリング処理で必要とされ
る部分系列のデータをワークメモリ　（４１）に書込む
ためには所定の時間が必要であり、この間演算処理は同
時に行うことができない。このため上述の装置では処理
効率が極めて悪化してしまっていた。

なおいわゆるフィルタリング処理においては、演算に用
いられる部分系列は順次オーバーラツプし′ζ用いられ
、従って系列の任葱の部分は欠目の処理において系列内
の順位をシフトされて繰り返し用いられる場合が多い。

〔発明が解決しようとする問題点３以上述べたように従来の技術では、処理に必要なデータ
の書込１１１は演算処理を行うことができず、このため
処理効率が悪化するなどの問題点があった。

〔問題点を解決するための手段〕

本発明は、入力レジスタ（ＦＲＡ　（３１）　）　　と
演算部（乗五器（３１，Ａ　Ｌ　Ｕ（５１等）とワーク
メ、Ｔ−１月１）とを有し、上記ワークメモリの書込入
力に選択器（８）を設け、上記入力レジスタに供給され
たデータを上記選択器に供給すると共に、」１記ワーク
メモリからのデータをレジスタ（７）を介して」−記選
択器に供給し、上記入力レジスタに供給されたデータを
」−記ワークメモリの書込入力に供給できると共に、上
記ワークメモリからのデータを上記レジスタを介して上
記ワークメモリの書込入力に供給できるようにした演算
処理装置である。

（作用〕これによれば、ワークメモリにｌ込まれたデータを順次
シフトして再書込することができるので、部分系列の必
要な部分を再書込みによっ′ζ保存し°ζ各処理に新に
書込まれるデータの量を減少させ、書込時間を雉縮し−
ご処理効率を向上させることができる。

〔実施例〕

第１図において、ＦＲＡ（３１）からのデータと後述す
るワークメモ１月１）からのデータとが選択器（２）で
選択されて乗算器（：３１の一方の入力に供給されると
共に、係数メモリ（４）からのデータが乗算器（３）の
他方の入力に供給される。さらにこの乗算器（３）の出
力データが論理演算量＊　（Ａ　Ｌ　Ｕ）　ｆ５１の一
方の入力に供給され、この出力データがレジスタ（６）
を介してＡ　Ｌ　ｔＪ　！５１の他方の入力に供給され
る。さらにワークメモ１月１）からのデータがレジスタ
（７）に供給され、ごのレジスタ（７）からのデータと
、上述のＦＲＡ（３１）からのデータと、Ａ　Ｌ　Ｕ　
（５１の出力データとが選択器（８）で選択されてワー
クメモ１月１）の書込入力に供給される。

そしてこの装置においてＦＲＡ（３１）に供給されたデ
ータがｊ′ＡＩ）＝！器（８）を通じてワークメεす（
１）に供給されて書込まれる。さらにこのワークメモリ
（１１から読出されたデータとＦＲＡ（３１）からのデ
ータとが選択器（２）を通じて乗算器（３）に供給され
、係数メモリ（４）からの係数と乗算されζＡ　１．、
　ＬＪ　（５１に供給される。そしてレジスタ（６）か
らのデータと加′ｆｆ、等の演算が行われ、この演算出
力が取出されると共に、ワークメモリ（１）及びレジス
タ（６）に供給され、以ドこのワークメモ１月１）に書
込まれたデータ及びレジスタ（７）にラッチされたデー
タを用いて演算処理が行われる。

さらにこの装置においＣ、ワークメモリ（１１から読出
されたデータがレジスタ（７）に供給され、このレジス
タ（７）からのデータが選択器（８）を通じてワークメ
モすｉｌｌに再書込みされる。

従ってこの装置によれば、ワークメモ１月１）に書込ま
れたデータを続出してｉ！ＩＩＷを行うと同時にこのデ
ータをレジスタ（７）にラッチし、さらに選択器（８）
を通じてワークメモ１月１）に再書込みすることができ
るので、例えば部分系列中の次回と共通のデータをレジ
スタにラッチし、これを必要なシフトされたアドレスに
再書込みすることによって、新に書込まれるデータの量
を減少して書込時間を短縮することができる。

すなわち例えば次回の使用時に１アドレスのシフトを行
う場合には、データが読出されて演算処理が行われる間
にこのデータをレジスタ（７）にラッチし、処理後火の
データが読出された際にレジスタ（７）のデータをその
読出されたアドレスに再書込みする。これによってデー
タがシフトされて再書込みされると共に、このときレジ
スタ（７）とｉソークメモ１月１）の糸は演算部と分離
されているので、この再書込みを演算処理と同時に行う
ことができ、夕さ押動率を極めて向上させることができ
る。

さらに第２図に上述の装置を従来技術で述べたディジタ
ル信号処理装置のＰＩＦ系（２４）の演算部（３２）　
　（３３）に通用した場合の具体例をボす。

すなわち図において、ＰＩＦの演算部はＡバート、Ｂバ
ートの２系統から成っている。２系統はそれぞれ係数メ
モリ、ワークメモリ、乗算器、Ａ　Ｌ　ＬＪ、レジスタ
から成り信号処理、Ｐｈｌ像処理を行うために必要な基
本的演算を効率よく処理できるように設計しである。

係数メ゛ｅす６０Ｍ、Ｂ　ＧＭはそれぞれ１０２４Ｘ　
１６ｂｉｔで、ＴＣ系（２７）からＰＴＰのプログラム
・チェンジ部（３６）を経てメモリの内容を入換えるこ
とができる。しかし、ＰＩＦ側からは読み出すことしか
できない。係数メモリは処理に必要な係数などをしまう
のに使われる。例えば、ディジタル・フィルタの係数と
か、ＦＦＴのｓｌｎ　、ＣＯ５値など、Ａ　ＣＭとＲＯ
Ｍのアドレスは共通である。しかし、Ａ　（ＩＩ、ＢＧ
Ｍの内容は独立にＴＣ側から入力できるので問題ない。

ＡＣＣ１０の出力はＡｔ　ＭＩＸ、又はＡｔ　ＲＦ、Ｇ
のいずれかに入る。ＢＧＭからの出力も旧ＭｔｌＸ。

又はＢＩ　ＲＥＧのいずれかに入る。Ａｔ　ＲＥＧと８
１　ＲＥＧの内容は次のＣＬＫでそれぞれの出力側に出
る。

管ニ算器＾ＭＰＹ　、　ＲＭＰＹは１６ｂｉｔ　Ｘ　１
６ｈｉＬパラレル来算器である。＾ＭＰＹの入力Ｘには
ＡＩ　Ｍ［ＩＸで選択されたＡ　ＣＨの出力値か、Ａ　
ＡＬＵの出力（Ａが、入力ＹにはＡ２　ＭＵＸ’？’選
択されたＡｔ　ＲＥＧ、　ＰＬ　ＲＥＧ、Ａ６　［４Ｇ
、　Ｒ７ＲＦ、Ｇ、　Ｆ　ＲＡの出力値の１つが、それ
ぞれ入力する。　ＰＬ　ｌ？ＥＧはマイクロプログラム
中のＰ　Ｌ、　（直をしまうレジスタである。八６　Ｒ
ＥＧ、　Ｒ７ＲＥＧはそれぞれワークメモリ八ＴＭ、Ｂ
　ＴＭの出力をしま・うレジスタである。ＦＲＡ（３１
）はＰＩＦ外の別のブｚセッサｃｐＶＰ糸（２５）ＴＣ
糸（２７）　）　ニニ１ントロールされる構造［り変の
シフトレジスタ群で、Ｐ　Ｉ　Ｆ）の外部入力ボートで
ある。構造は処理に応じ変えられ、必要に応じシフトす
ることができる。乗算器の出力は：３２ｂｉＬでＭ　Ｓ
　Ｂ　１６ｂｉｔ、Ｌ　Ｓ　Ｉ３１６ｂｉ　ｔを別のサ
イクルで取出すことができる。Ｌ　Ｓ　Ｂ　１６ｂｉｔ
を入力Ｙから取出すごともできる。ＡＩ　ＲＥＧはＡ　
ＣＭの内容を２来したり、異なる内容同士を掛算するこ
とができるように用意した。

ＢパートもＢ２　ＭＩＸでｌ’Ｌ　ＲＥＧの出力値を選
択Ｃきない以外は全く同じである。ＦＲＡは２ポートな
のでＡパート、Ｂバートから同時に同じデータを読み出
すことができる。

＾＾ＬＵとＢ　ＡＬＵは１６ｂｉｔの論理演算回路で加
減算や論理和、論理積などの論理演算を行える。

八Ｍ、Ｕの入力はＡ　ＭＰＹの出力、６２　ＭＩＩＸの
選択出力、Ａ２　ＲＥＧの出力、Ａ３　ＲＥＧの出力の
うちの１つである。

）Ｉ　ＡＬｔｌの入力もＢ　ＭＰＹの出力、８２　ＭＩ
ＪＸの選択出力、Ｒ２）！ＥＧの出力、Ｒ３ＲＥＧの出
力のうら１つである。

Ｍ　Ｕ　Ｘの選択は正確にはいづれかｌ・り、あるいは
全く選択せずの何れかである。Ａ２　）！ＥＣと１！２
　ＲＥＧはＡ　ＭＰＹとＢ　ＭＰＹのそれぞれが１以−
りの入力データのｔ計算ができないため月１怠した。ず
なわら、いま係数１．５をＦＲＡからの入力データに１
１０する場合、乗算器では０．５と入力の掛算を行い、
同時にデータをＡ２　ＲＥＧあるいは１１２　ＲＵＧに
辻［ｄさせることにより、１以上の係数の掛算をｊｒえ
る。／１３　ＲＥＧとＢ３　ＲＥＧはＡパートとＢパー
トを結ぶ重要なパスである。

たとえばディジタルフィルタの積和演算をＡ、　　８両
パートに分は処理し、最後に１つにまとめる時用いる。

八ＡＬＩＩの出力はＡ４　ＭＩＸ、ＡＩ　ＭＵＸ、　Ｂ
３　ＲＥＧに行＜、ＢＡＬＵ）出力はＲ４ＭＩＸＳ８１
　ＭｔｌＸ、八３　ＲＥＧに行く、八４　ＭＩＩＸで八
ＡＬＵ　、ＩＮ　ＲＲＧ、、Ｆ　ＲＡ（７）出力を選択
する。

ＩＮ　）＋１！Ｇは外部入力ボートの１つである。＾４
ＭυＸで選択された出力はＡ４　ＲＥＧ、　０１ｌＴＩ
　ＲＥＧ、０１ｌＴ２　Ｒ［！Ｇ及びＲ４ＭＵＸに行く
、Ａ４　ＲＥＧは主としてワークメモリＡ　ＴＨの入力
をしまうのに用いる。ＯＵ↑Ｉ　ＲＥＧと０ＬＩＴ２　
ＲＥＧはＰＩＰの出力ボートである。これらには独立に
データをセットできるようコントロールされζしする。

１１４　ＭＩＸは［１八ｌ、１１　、　Ａ４　ＭＩＸ、
　ＣＡＬＵ　（７）出力を選択する。

八４　ＲＥＧと八５１？ＥＧの出力は選択され、６７Ｍ
、Ａ６１？ＥＧ。

Ａ７　）１ｔｉＧにしまわれる。もちろん、３つの中の
いずれかにしまってもよい。Ａ　ＴＨの人出力は双方向
で、八ＴＭから出力する場合はＡ４　ＲＥＧ、Ａ５　Ｒ
ＥＧの出力は選択されず、Ａ　ＴＨの出力は八５　ＲＥ
Ｇ、八６　ＲＥＧ、　／１７　ＲＥＧにしまわ才りる。

Ａ５　ＲＥＧは１律のアドレス内容をずら゛４゛時役λ
”ｆつ、！４体的にはディジタル・フィルタの遅延処理
を効率的に行える。　Ａ７　ＲＥＧはＡバートのデータ
をＢパートに送るためのレジスタである。

Ａ７　Ｒｔ！Ｇの出力はＢパートの８２　ＭＵＸニ行＜
、Ａパートテデークを２乗し、そのデータにＢバートで
ある値を掛けるシェーディング処理に有効である。

Ｂパートも同様なので省略する。

ＣＡＬＩＪは演算部と制御部との中間に位置する。

Ａ３　ＭＩＪＸで選択されたデータはＣＡＬＩＩに入力
され、Ｃ／ＩＬＩＩで演算された値はＣＭ　ＲＥＧ、　
ＴＭ　ＲＥＧ、　ＶＥＣＴ　ＲＦ！Ｇ。

８４　Ｍ（ＩＸに送られる。ＣＡＬｔｌは、Ａ　ＡＬＵ
　、Ｂ　ＡＬｔｌと同じ演算機能を持つ。ＣＭ　ＰＥＧ
は係数メモリ八ＣＭ。

Ｂ　ＧＭのアドレスをしまうレジスタである。ＴＭ　Ｒ
ＥＧはワークメモリ＾ＴＭ、ＲＴＭのアドレスをしまう
レジスタである。　ＶｌＩＣＴ　ＲＥＧは制御部のプロ
グラムコン：・ｒｌ−ラ（ＰＩＰＧＣＮＴ）で使う、プ
ログラムのループ回数やジャンプ先を示す値をしまうレ
ジスタである。［１４ＭＩＸへのパスにより、ＣＡＬＩ
Ｉの演算結果を処理部に戻すことができる。ごれにより
Ｃ＾しＵをＡ　Ａ１．Ｕ　、　ＲＡＬＵの補助として使
うこともできる。

ＣＭ　ＲＥＧ、　ＴＭ　ＲＥＧにより処理部のデータを
係数メモリやワークメモリのアドレスとして使えるので
ルックアップテーブル処理に役立つ、ＦＦＴ処理を使う
場合、バタフライ演算をＡ　ＭＰＹ　、　Ａ　ＡＬＵ、
Ｂ　ＭＩＩＹ　、　Ｂ　ＡＬ［Ｉなどを使って行い、デ
ータのあるＡ　ＴＭ、Ｉ’ｌ　ＴＭのアドレスと係数（
ｓｉｎ　、　ｃｏｓ　）のある＾ＣＭ、ＲＣＭの゛？ド
レスをＣΔＬＵを使って計算する。ハラフライ演算を行
う時、実数部をＡパートで、虚数部をＢパートで処理す
る。同時に実数部、虚数部の演算を行えるので、データ
と係数のアドレスシング処理の負担を軽減できる。全体
の処理効果を畠め、四速化できる。これは処理部がＡパ
ートと１３パートの２系統ある効果である。ＴＭ　ＲＥ
Ｇ。

ＣＭ　ＲＥＧは４つのレジスタから成り、ＣＡｌ、Ｕで
同じアドレスを何間も計算する必要がなく、ＣＡＬＩＪ
の効率を商めている。

なお、この例では基体的な回路基数の大きさ等の物理的
な制約によって八、Ｂパートがアンバランスになってい
るが、これらは左右対称にｌｌｔ回路を構成してもよい
。

Ｃ発明の効果）この発明によれば、ワークメモリに書込まれたデータを
順次シフトしてｌｌＦ込することができるので、部分系
列の必要な部分を再書込みによって保存して各処理に新
に書込まれるデータの量を減少させ、書込時間を短縮し
°ζ処理効率を同一ヒさせることができるようになった
。

【図面の簡単な説明】

第１図は本発明の一例の構成図、第２図はＰＩＰ糸に通
用した場合の全体の構成図、第３図〜第５図は従来の技
術の説明のための図である。（１１はワークメモリ、（２１（８１は選択器、（３）
は乗算器、（４）は係数メモリ、（５）は論理演笠回路
、（６１（７１はレジスタ、（３１）は入力レジスタ（
ＦＲＡ）である。

Claims

【特許請求の範囲】入力レジスタと演算部とワークメモリとを有し、上記ワ
ークメモリの書込入力に選択器を設け、上記入力レジス
タに供給されたデータを上記選択器に供給すると共に、上記ワークメモリからのデータをレジスタを介して上記
選択器に供給し、上記入力レジスタに供給されたデータを上記ワークメモ
リの書込入力に供給できると共に、上記ワークメモリか
らのデータを上記レジスタを介して上記ワークメモリの
書込入力に供給できるようにした演算処理装置。