JPS6123276A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS6123276A JPS6123276A JP59143579A JP14357984A JPS6123276A JP S6123276 A JPS6123276 A JP S6123276A JP 59143579 A JP59143579 A JP 59143579A JP 14357984 A JP14357984 A JP 14357984A JP S6123276 A JPS6123276 A JP S6123276A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
- G06F7/5095—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators word-serial, i.e. with an accumulator-register
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/523—Multiplying only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はベクトル命令により指定されたベクトルデータ
または指定された複数個の演算結果に対する総和を求め
る演算を行なうデータ処理装置に関する。・ 〔従来の技術〕 第３図を参照すると、データ処理装置内の命令により指
定された演算処理を行なう従来の演算制御ユニットは、
ソフトウェアがデータを保持するソフトウェア用レジス
タ１０と記憶装置からの読出データを一時的に保持する
続出データレジスタ１１と、レジスタ１０の出力または
レジスタ１１の出力を選択する第１オペランドセレクタ
１２および第２オペランドセレクタ１３と該セレクタ１
２および１３の出力をそれぞれ一時的に保持する第１オ
ペ２ンドレジスタ１４および第２オペランドレジスタ１
５と、それぞれのレジスタの出力を入力し、命令により
指定された演算を行なう演算回路１６とからなる。該演
算回路１６の出力である演算結果は命令の指定に従いソ
フトウェアレジスタ１０または記憶装置への書込データ
を保持する書込データレジスタ１７にセットされる。こ
の例の演算制御ユニットではソフトウェアレジスタ１゜
または読出データレジスタ１１の内容を第１オペ２ンド
セレクタ１２または第２オペランドセレクタ１３を介し
て第１オペランドレジスタ１４または第２オペランドレ
ジスタ１５にセットするまでに１マシンサイクルを要す
る。第１オペランドレジスタ１４と第２オペランドレジ
スタ１５との内容の演算が演算回路１６において命令で
指定されたｆｒＴＪｉ類に従い行なわれ、その演算結果
がソフトウェアレジスタ１０または書込データレジスタ
１７にセットされるまでに１マシンサイクルを要する。
または指定された複数個の演算結果に対する総和を求め
る演算を行なうデータ処理装置に関する。・ 〔従来の技術〕 第３図を参照すると、データ処理装置内の命令により指
定された演算処理を行なう従来の演算制御ユニットは、
ソフトウェアがデータを保持するソフトウェア用レジス
タ１０と記憶装置からの読出データを一時的に保持する
続出データレジスタ１１と、レジスタ１０の出力または
レジスタ１１の出力を選択する第１オペランドセレクタ
１２および第２オペランドセレクタ１３と該セレクタ１
２および１３の出力をそれぞれ一時的に保持する第１オ
ペ２ンドレジスタ１４および第２オペランドレジスタ１
５と、それぞれのレジスタの出力を入力し、命令により
指定された演算を行なう演算回路１６とからなる。該演
算回路１６の出力である演算結果は命令の指定に従いソ
フトウェアレジスタ１０または記憶装置への書込データ
を保持する書込データレジスタ１７にセットされる。こ
の例の演算制御ユニットではソフトウェアレジスタ１゜
または読出データレジスタ１１の内容を第１オペ２ンド
セレクタ１２または第２オペランドセレクタ１３を介し
て第１オペランドレジスタ１４または第２オペランドレ
ジスタ１５にセットするまでに１マシンサイクルを要す
る。第１オペランドレジスタ１４と第２オペランドレジ
スタ１５との内容の演算が演算回路１６において命令で
指定されたｆｒＴＪｉ類に従い行なわれ、その演算結果
がソフトウェアレジスタ１０または書込データレジスタ
１７にセットされるまでに１マシンサイクルを要する。
ここでソフトウェア用レジスタ１ｏの内容をＲとし、記
憶装置のベクトルデータの内容をＶｉ（ｉ＝１．２・・
・・・・）とする。ｉが異なれば該データの記憶アドレ
スが異なることを表わしている。
憶装置のベクトルデータの内容をＶｉ（ｉ＝１．２・・
・・・・）とする。ｉが異なれば該データの記憶アドレ
スが異なることを表わしている。
第４図の上部に示すようないわゆるスカラ命令の命令シ
ーケンスである命令１，２，３・・・を実行する場合に
は第４図下部に示したタイムチャートのように各命令の
実行サイオルを１マシンサイクルとできる。すなわちい
わゆるパイプライン処理が可能である。
ーケンスである命令１，２，３・・・を実行する場合に
は第４図下部に示したタイムチャートのように各命令の
実行サイオルを１マシンサイクルとできる。すなわちい
わゆるパイプライン処理が可能である。
しかし、第５図の上部に示すようにｎ個の要素、。
Ｖ、 、 Ｖ２・・・Ｖｎ６Ｄ総和を求めてその結果を
几とするベクトル命令を実行する場合には、ある要素の
演算結果がソフトウェア用レジスタ１０を介して次の要
素に対する演算入力となる。このため第５図の下部に示
しだタイムチャートのように各要素に対する演算の実行
サイクルは２マシンサイクルを要してしまうためパイプ
ライン処理の特徴である高速性を発揮できないという欠
点がある。
几とするベクトル命令を実行する場合には、ある要素の
演算結果がソフトウェア用レジスタ１０を介して次の要
素に対する演算入力となる。このため第５図の下部に示
しだタイムチャートのように各要素に対する演算の実行
サイクルは２マシンサイクルを要してしまうためパイプ
ライン処理の特徴である高速性を発揮できないという欠
点がある。
本発明の目的は上述の欠点を解決し、上述の総和を求め
るベクトル命令でも各要素に対するＤ４算の実行サイク
ルを１マシンテイクルでできるようにしたデータ処理装
置を提供することにある。
るベクトル命令でも各要素に対するＤ４算の実行サイク
ルを１マシンテイクルでできるようにしたデータ処理装
置を提供することにある。
そのだめに本発明では、命令及びデータを記憶する記憶
装置と、データを前記記憶装置よ少読出し、該データあ
るいはソフトウェア用レジスタの内容に対して命令によ
り指定された演算を行なうデータ処理装置とからなるデ
ータ処理システ′ムに、演算の中間結果を保持する複数
個のレジスタと咳複数個のレジスタの１個′ｆｆ：、順
にサイクリックに指定できるレジスタ指定回路を設けて
いる。
装置と、データを前記記憶装置よ少読出し、該データあ
るいはソフトウェア用レジスタの内容に対して命令によ
り指定された演算を行なうデータ処理装置とからなるデ
ータ処理システ′ムに、演算の中間結果を保持する複数
個のレジスタと咳複数個のレジスタの１個′ｆｆ：、順
にサイクリックに指定できるレジスタ指定回路を設けて
いる。
すなわち、第５図の上部に示したベクトル命令＋７）
処ＲハＲ＋ Ｖ ｔ ＋Ｖ ２ ＋Ｖ ３ ＋Ｖ ４＋
・・□ 十Ｖｎ −＋ Ｒｌｆ ｈ ７ｒが、これｆ：
例えばＶ１７１−Ｖ３−１−−＋Ｖｎ’−＞ＷＬＬＩ
、 Ｖ２＋Ｖ’４＋−十Ｖｎ“→ＷＲ２，Ｒ＋Ｗ’Ｒｌ
＋ＷＲｚ→Ｒとしても同一の結果が得られることを利用
している。ここでｎが偶数の時ｎ’＝ｎ−１，ｎ”＝ｌ
ｌであり、１１が奇数の時ｎ’＝ｎ、ｎ“＝ｎ−１でり
る。
処ＲハＲ＋ Ｖ ｔ ＋Ｖ ２ ＋Ｖ ３ ＋Ｖ ４＋
・・□ 十Ｖｎ −＋ Ｒｌｆ ｈ ７ｒが、これｆ：
例えばＶ１７１−Ｖ３−１−−＋Ｖｎ’−＞ＷＬＬＩ
、 Ｖ２＋Ｖ’４＋−十Ｖｎ“→ＷＲ２，Ｒ＋Ｗ’Ｒｌ
＋ＷＲｚ→Ｒとしても同一の結果が得られることを利用
している。ここでｎが偶数の時ｎ’＝ｎ−１，ｎ”＝ｌ
ｌであり、１１が奇数の時ｎ’＝ｎ、ｎ“＝ｎ−１でり
る。
次に本兄明について肉面を参照して詳細に説明する。
第１図を・釧１６すると、本発明の一実施例は、ソフト
ウェアの指示によりデータを保持するソフ）・ウェア用
レジスタ１ｏと、記憶装置からの続出データを一時的に
保持する続出データレジスタ１１と、それらレジスタエ
０および１１とタイミング的に同位置にある演算回路１
６の出力を一時的に保持する第１ワークレジスタ１８お
よび第２ワークレジスタ１９と、このワークレジスタ群
１８および１９の出力を選択するワークレジスタセレク
タ２０と前記ソフトウェア用レジスタ１０．読出データ
レジスタ１】、および該ワークレジスタセレクタ２０の
出力を選択する第１オペランドセレクタ１２および第２
オペ２ンドセレクタ１３と、該セレクタの出力をそれぞ
れ一時的に保持する第１オペランドレジスタ１４および
第２オペランドレジスタ１５と、これらレジスタ１４お
よび１５のそれぞれの出力を受は命令により指定された
演算を行なう？ＪＩＬ算回路１６とを含む。該演算回路
１６の出力である演算結果は命令の指定に従いソフトウ
ェアレジスタ１０または記憶装置への書込データを保持
する書込データレジスタ１７にセットされる。本発明の
Ｍｅな部分であるワークレジスタサイクリック指定回路
２１は、前記演洒回路１６の出力である演算結果を１マ
シンサイクル毎に、第１ワークレジスタ１８および第２
ワークレジスタ１９に、順にサイクリックにセット指示
を行なうとともに、ワークレジスタセレクタ２ｏを交互
に選択指示する。
ウェアの指示によりデータを保持するソフ）・ウェア用
レジスタ１ｏと、記憶装置からの続出データを一時的に
保持する続出データレジスタ１１と、それらレジスタエ
０および１１とタイミング的に同位置にある演算回路１
６の出力を一時的に保持する第１ワークレジスタ１８お
よび第２ワークレジスタ１９と、このワークレジスタ群
１８および１９の出力を選択するワークレジスタセレク
タ２０と前記ソフトウェア用レジスタ１０．読出データ
レジスタ１】、および該ワークレジスタセレクタ２０の
出力を選択する第１オペランドセレクタ１２および第２
オペ２ンドセレクタ１３と、該セレクタの出力をそれぞ
れ一時的に保持する第１オペランドレジスタ１４および
第２オペランドレジスタ１５と、これらレジスタ１４お
よび１５のそれぞれの出力を受は命令により指定された
演算を行なう？ＪＩＬ算回路１６とを含む。該演算回路
１６の出力である演算結果は命令の指定に従いソフトウ
ェアレジスタ１０または記憶装置への書込データを保持
する書込データレジスタ１７にセットされる。本発明の
Ｍｅな部分であるワークレジスタサイクリック指定回路
２１は、前記演洒回路１６の出力である演算結果を１マ
シンサイクル毎に、第１ワークレジスタ１８および第２
ワークレジスタ１９に、順にサイクリックにセット指示
を行なうとともに、ワークレジスタセレクタ２ｏを交互
に選択指示する。
ここで第２図の上部に示すようにｎ個の要素■ｌ。
Ｖ２・・・Ｖｎの総和を求めてその結果をＲとするベク
トル命令について説明する。菓２図のマシンサイクル２
Ｔでは、ソフトウェア用レジスタ１０にセットされたデ
ータＲおよび記憶装置から読出され読出データレジスタ
１１にセットされたデータｖｌとが第１および第２オペ
ランドセレクタ１２および１３のそれぞれを介して第１
および第２のオペランドレジスタ１４および１５のそれ
ぞれにセットされ、それと同じマシンサイクル２Ｔで−
り出データレジスタ１１に次のベクトルデータＶ２がセ
ットされる。次のマシンサイクル３Ｔでは、演算回路１
６での鼠算結果（ここではＲ＋Ｖ１であるＲ１）が第１
のワークレジスタ１８にセットされ、同じマシンサイク
ル３Ｔで続出データレジスタ１１にデータ■３がセ、ツ
トされるとともにオペランドレジスタ１４および１５に
それぞれ第２のワークレジスタ１９の出力（ｉ＋、＝ｏ
） 、 脱出データレジスタ１１の出力（■２）がセッ
トされる。次のマシンサイクル４Ｔでは続出データレジ
スタ１１にデータ■４がセットされ第１および第２オペ
ランドレジスタ１４お゛よび１５にそれぞれ演算結果Ｒ
１。
トル命令について説明する。菓２図のマシンサイクル２
Ｔでは、ソフトウェア用レジスタ１０にセットされたデ
ータＲおよび記憶装置から読出され読出データレジスタ
１１にセットされたデータｖｌとが第１および第２オペ
ランドセレクタ１２および１３のそれぞれを介して第１
および第２のオペランドレジスタ１４および１５のそれ
ぞれにセットされ、それと同じマシンサイクル２Ｔで−
り出データレジスタ１１に次のベクトルデータＶ２がセ
ットされる。次のマシンサイクル３Ｔでは、演算回路１
６での鼠算結果（ここではＲ＋Ｖ１であるＲ１）が第１
のワークレジスタ１８にセットされ、同じマシンサイク
ル３Ｔで続出データレジスタ１１にデータ■３がセ、ツ
トされるとともにオペランドレジスタ１４および１５に
それぞれ第２のワークレジスタ１９の出力（ｉ＋、＝ｏ
） 、 脱出データレジスタ１１の出力（■２）がセッ
トされる。次のマシンサイクル４Ｔでは続出データレジ
スタ１１にデータ■４がセットされ第１および第２オペ
ランドレジスタ１４お゛よび１５にそれぞれ演算結果Ｒ
１。
およびデータＶ３がセットされるとともに１１（，２＋
Ｖ２の演算結果が第２ワークレジスタ１９にＲ２として
セットされる。すなわち、 Ｒ＋Ｖ、→Ｒ１ Ｒ２＋Ｖ、→Ｉも２ Ｒ，＋Ｖ３→几１ の演算が１マシンサイクル毎に行なわれる。ベクトルデ
ータの蚊終安素の演算終了後Ｒ１十Ｒ，→Ｒたことにな
シ、ベクトルデータの穏和が１マシンサイクルのパイプ
ラインで実行されたことになる。
Ｖ２の演算結果が第２ワークレジスタ１９にＲ２として
セットされる。すなわち、 Ｒ＋Ｖ、→Ｒ１ Ｒ２＋Ｖ、→Ｉも２ Ｒ，＋Ｖ３→几１ の演算が１マシンサイクル毎に行なわれる。ベクトルデ
ータの蚊終安素の演算終了後Ｒ１十Ｒ，→Ｒたことにな
シ、ベクトルデータの穏和が１マシンサイクルのパイプ
ラインで実行されたことになる。
本発明には、演算の中間結果を保持するワークレジスタ
をソフトウェア用レジスタと同一の位置に複数個設け、
このワークレジスタ群をサイクリックに使用することに
より、総和を求めるベクトル命令でも各要素に対する演
算の実行サイクルを１マシくクイクルででさるという効
果がある。
をソフトウェア用レジスタと同一の位置に複数個設け、
このワークレジスタ群をサイクリックに使用することに
より、総和を求めるベクトル命令でも各要素に対する演
算の実行サイクルを１マシくクイクルででさるという効
果がある。
第１図は、本発明の一実施例を示す図、第２図は、本発
明でのベクトル命令時の各レジスタの状態を示すタイム
チャート、第３図は、従来技術の一例を示す図、第４図
は、従来技術でのスカラー命令時の各レジスタのタイム
チャート、および第５図は従来技術でのベクトル命令時
の各レジスタのタイムチャート。 １０・・・・・・ソフトウェア用レジスタ、１１・・・
・・・続出データレジスタ、１２・・・・・・第１オペ
ランドセレクタ、１３・・・・・・第２オペランドセレ
クタ、１４・・・・・・第１オペランドレジスタ、１５
・・・・・・第２オペランドレジスタ、１６・・・・・
・演算回路、１７・・・・・・書込データレジスタ、１
８・・・・・・第１ワークレジスタ、１９・・・・・・
第２ワークレジスタ、２０・・・・・・ワークレジスタ
セレクタ、２１・・・・・・ワークレジスタサイクリッ
ベクトル命令 ！＋２１１’ Ｖｆｉ ”〆β
ｔ？ＲＣ喰β ｉｒ ｚｒ ｓｒ ４ｒ ｓｒ ６Ｔ馬２図 第 ３ 図 命令ｆ ； ＶｔｆＫ−Ｖｔ ６＋ Ｚ ： Ｖｚ ？Ａ’ −Ｖｔ命＋３； 凶
φベーＶ３ ベクトル命令 八＋：４Ｖｔ’−ど第、５ 図
明でのベクトル命令時の各レジスタの状態を示すタイム
チャート、第３図は、従来技術の一例を示す図、第４図
は、従来技術でのスカラー命令時の各レジスタのタイム
チャート、および第５図は従来技術でのベクトル命令時
の各レジスタのタイムチャート。 １０・・・・・・ソフトウェア用レジスタ、１１・・・
・・・続出データレジスタ、１２・・・・・・第１オペ
ランドセレクタ、１３・・・・・・第２オペランドセレ
クタ、１４・・・・・・第１オペランドレジスタ、１５
・・・・・・第２オペランドレジスタ、１６・・・・・
・演算回路、１７・・・・・・書込データレジスタ、１
８・・・・・・第１ワークレジスタ、１９・・・・・・
第２ワークレジスタ、２０・・・・・・ワークレジスタ
セレクタ、２１・・・・・・ワークレジスタサイクリッ
ベクトル命令 ！＋２１１’ Ｖｆｉ ”〆β
ｔ？ＲＣ喰β ｉｒ ｚｒ ｓｒ ４ｒ ｓｒ ６Ｔ馬２図 第 ３ 図 命令ｆ ； ＶｔｆＫ−Ｖｔ ６＋ Ｚ ： Ｖｚ ？Ａ’ −Ｖｔ命＋３； 凶
φベーＶ３ ベクトル命令 八＋：４Ｖｔ’−ど第、５ 図
Claims (1)
- 【特許請求の範囲】 命令により指定された種類の演算を行なう演算回路と、 この演算回路からの演算結果を格納するためパイプライ
ン段数と同じ数のワークレジスタ群と、これらワークレ
ジスタ群のうちの１個に対し演算結果を格納するための
指令を順次サイクリックに発生し所望のワークレジスタ
に与えるレジスタ指定回路と、 前記演算回路からの演算結果を格納する演算結果格納用
レジスタと、 前記ワークレジスタ群および前記演算結果格納用レジス
タからの出力のうちの１つを選択し前記演算回路に与え
る選択回路とを 含むことを特徴とするデータ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143579A JPH0650512B2 (ja) | 1984-07-11 | 1984-07-11 | デ−タ処理装置 |
| EP85304956A EP0169030A3 (en) | 1984-07-11 | 1985-07-11 | Data processing circuit for calculating either a total sum or a total product of a series of data at a high speed |
| US07/177,840 US4849926A (en) | 1984-07-11 | 1988-03-28 | Data processing circuit for calculating either a total sum or a total product of a series of data at a high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143579A JPH0650512B2 (ja) | 1984-07-11 | 1984-07-11 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123276A true JPS6123276A (ja) | 1986-01-31 |
| JPH0650512B2 JPH0650512B2 (ja) | 1994-06-29 |
Family
ID=15342015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59143579A Expired - Lifetime JPH0650512B2 (ja) | 1984-07-11 | 1984-07-11 | デ−タ処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4849926A (ja) |
| EP (1) | EP0169030A3 (ja) |
| JP (1) | JPH0650512B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2806524B2 (ja) * | 1988-03-04 | 1998-09-30 | 日本電気株式会社 | ベクトル演算命令発行制御方法 |
| EP0348030B1 (en) * | 1988-06-23 | 1996-04-10 | International Business Machines Corporation | Computing sequence result availability |
| JPH0527970A (ja) * | 1991-07-18 | 1993-02-05 | Seikosha Co Ltd | 演算装置 |
| EP0606674B1 (en) * | 1992-12-04 | 1999-07-28 | Koninklijke Philips Electronics N.V. | Processor for uniform operations on respective series of successive data in respective parallel data streams |
| US6128721A (en) * | 1993-11-17 | 2000-10-03 | Sun Microsystems, Inc. | Temporary pipeline register file for a superpipelined superscalar processor |
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| EP1162547A3 (en) * | 2000-06-05 | 2003-09-03 | DSP Group Ltd. | In-Place Memory Management for FFT |
Citations (2)
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| JPS58181165A (ja) * | 1982-04-16 | 1983-10-22 | Hitachi Ltd | ベクトル演算プロセツサ |
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| US3900723A (en) * | 1974-05-28 | 1975-08-19 | Control Data Corp | Apparatus for controlling computer pipelines for arithmetic operations on vectors |
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-
1984
- 1984-07-11 JP JP59143579A patent/JPH0650512B2/ja not_active Expired - Lifetime
-
1985
- 1985-07-11 EP EP85304956A patent/EP0169030A3/en not_active Ceased
-
1988
- 1988-03-28 US US07/177,840 patent/US4849926A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0169030A3 (en) | 1988-07-06 |
| EP0169030A2 (en) | 1986-01-22 |
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