JPS62260422A - インタ−フエイス回路 - Google Patents
インタ−フエイス回路Info
- Publication number
- JPS62260422A JPS62260422A JP61103426A JP10342686A JPS62260422A JP S62260422 A JPS62260422 A JP S62260422A JP 61103426 A JP61103426 A JP 61103426A JP 10342686 A JP10342686 A JP 10342686A JP S62260422 A JPS62260422 A JP S62260422A
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- JP
- Japan
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- inverter
- output
- transistor
- threshold voltage
- potential
- Prior art date
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- Granted
Links
- 238000005513 bias potential Methods 0.000 claims abstract description 13
- 230000003321 amplification Effects 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、バイポーラデバイスで構成される増幅手段
と、ＭＯＳデバイスで構成されるインバータとの結合の
際に用いるインターフェイス回路に係り、特に、アナロ
グ側における増幅手段の出力部のバイアス電位の設定に
関する。
と、ＭＯＳデバイスで構成されるインバータとの結合の
際に用いるインターフェイス回路に係り、特に、アナロ
グ側における増幅手段の出力部のバイアス電位の設定に
関する。
第２図に示すように、アナログ入力信号Ａｔに基づく演
算増幅器２の出力をディジタル動作のインバータ４に加
え、そのディジタル出力をＭＯＳディジタル回路６に加
えて、アナログ−ディジタル処理を行う場合がある。
算増幅器２の出力をディジタル動作のインバータ４に加
え、そのディジタル出力をＭＯＳディジタル回路６に加
えて、アナログ−ディジタル処理を行う場合がある。
ところで、バイポーラデバイスで構成されるリニア動作
の演算増幅器２の出力部と、Ｃ−ＭＯＳデバイスで構成
されたＣ−ＭＯ３部側のインバータ４とを結合する場合
、演算増幅器２の出力点バイアスには、一般に、Ｃ−Ｍ
ＯＳデバイスからなるインバータ４の規格化されたスレ
シュホールド電圧ＶＴＲが用いられる。
の演算増幅器２の出力部と、Ｃ−ＭＯＳデバイスで構成
されたＣ−ＭＯ３部側のインバータ４とを結合する場合
、演算増幅器２の出力点バイアスには、一般に、Ｃ−Ｍ
ＯＳデバイスからなるインバータ４の規格化されたスレ
シュホールド電圧ＶＴＲが用いられる。
このように出力点バイアスが設定された場合、インバー
タ４の入力スレシュホールド電圧ＶＴＨが何等かの原因
によって不揃いになると、演算増幅器２の出力点バイア
スとその入力スレシュホールド電圧ＶｔＯとの間に不一
致が生じ、正常な入出力関係が得られないおそれがある
。
タ４の入力スレシュホールド電圧ＶＴＨが何等かの原因
によって不揃いになると、演算増幅器２の出力点バイア
スとその入力スレシュホールド電圧ＶｔＯとの間に不一
致が生じ、正常な入出力関係が得られないおそれがある
。
そこで、この発明は、このような人出力関係を正常に維
持するインターフェイス回路の提供を目的とする。
持するインターフェイス回路の提供を目的とする。
この発明のインターフェイス回路は、第１図に示すよう
に、バイポーラデバイスで構成される増幅手段（演算増
幅器２）の出力部とＭＯＳデバイスで構成されるインバ
ータ４との結合点に設定すべきバイアス電位を、インバ
ータ４と同一のスレシュホールド電圧ＶＴＨを持つイン
バータ８のスレシュホールド電圧■Ｔ、ｌによって設定
する電位設定手段（バイアス回路１０）を備えたもので
ある。
に、バイポーラデバイスで構成される増幅手段（演算増
幅器２）の出力部とＭＯＳデバイスで構成されるインバ
ータ４との結合点に設定すべきバイアス電位を、インバ
ータ４と同一のスレシュホールド電圧ＶＴＨを持つイン
バータ８のスレシュホールド電圧■Ｔ、ｌによって設定
する電位設定手段（バイアス回路１０）を備えたもので
ある。
このように構成すると、インバータ４と同一のスレシュ
ホールド電圧ＶＴＭを持つインバータ８のスレシュホー
ルド電圧ＶＴ＞１によって増幅手段（演算増幅器２）の
出力バイアス電位を設定するので、増幅手段（演算増幅
器２）の出力バイアス電位とインバータ４の入力スレシ
ュホールド電圧ＶＴＭが常に−敗し、両者の不揃いが解
消される結果、正常な人出力関係が得られる。
ホールド電圧ＶＴＭを持つインバータ８のスレシュホー
ルド電圧ＶＴ＞１によって増幅手段（演算増幅器２）の
出力バイアス電位を設定するので、増幅手段（演算増幅
器２）の出力バイアス電位とインバータ４の入力スレシ
ュホールド電圧ＶＴＭが常に−敗し、両者の不揃いが解
消される結果、正常な人出力関係が得られる。
第１図は、この発明のインターフェイス回路の実施例を
示す。
示す。
アナログ信号を増幅する増幅手段として設置された演算
増幅器２は、信号源１２によって与えられるアナログ入
力信号Ａｊを増幅し、その増幅出力をＣ−ＭＯＳデバイ
スで構成されたインバータ４に入力するものであり、バ
イポーラデバイスで構成されている。
増幅器２は、信号源１２によって与えられるアナログ入
力信号Ａｊを増幅し、その増幅出力をＣ−ＭＯＳデバイ
スで構成されたインバータ４に入力するものであり、バ
イポーラデバイスで構成されている。
この演算増幅器２において、トランジスタ１４．１６、
抵抗１８．２０および定電流源２２は差動増幅器を構成
しており、トランジスタ１４．１６のベースには抵抗２
４．２６をそれぞれ介してバイアス電圧源２８によって
一定の直流バイアスが設定されている。
抵抗１８．２０および定電流源２２は差動増幅器を構成
しており、トランジスタ１４．１６のベースには抵抗２
４．２６をそれぞれ介してバイアス電圧源２８によって
一定の直流バイアスが設定されている。
トランジスタ１４．１６のコレクタと正側電源ラインと
の間には、抵抗３０．３２を伴って能動負荷としてのト
ランジスタ３４．３６が設置されており、各トランジス
タ３４．３６はダイオード接続されている。そして、ト
ランジスタ３４．３６から取り出された差動出力は、ト
ランジスタ３８．４０のベースに加えられ、トランジス
タ３８．４０はトランジスタ４２．４４および抵抗４６
．４８．５０．５２とともに出力回路を構成している。
の間には、抵抗３０．３２を伴って能動負荷としてのト
ランジスタ３４．３６が設置されており、各トランジス
タ３４．３６はダイオード接続されている。そして、ト
ランジスタ３４．３６から取り出された差動出力は、ト
ランジスタ３８．４０のベースに加えられ、トランジス
タ３８．４０はトランジスタ４２．４４および抵抗４６
．４８．５０．５２とともに出力回路を構成している。
すなわち、トランジスタ３４とトランジスタ３８、トラ
ンジスタ３６とトランジスタ４０１ トランジスタ４２
とトランジスタ４４はそれぞれカレントミラー回路を構
成している。したがって、トランジスタ３４で得られた
電流出力はトランジスタ３８とのカレントミラー効果に
よってトランジスタ４２に流れ、トランジスタ４２に流
れる電流はカレントミラー効果によってトランジスタ４
４に流れる。一方、トランジスタ３６に流れる電流はカ
レントミラー効果によってトランジスタ４０に流れる結
果、トランジスタ４０．４４に流れる電流はそのコレク
タ側で合成されて、トランジスタ４０．４４のコレクタ
に入力信号Ａｉに対応した出力が生じ、その出力はイン
バータ４に加えられる。
ンジスタ３６とトランジスタ４０１ トランジスタ４２
とトランジスタ４４はそれぞれカレントミラー回路を構
成している。したがって、トランジスタ３４で得られた
電流出力はトランジスタ３８とのカレントミラー効果に
よってトランジスタ４２に流れ、トランジスタ４２に流
れる電流はカレントミラー効果によってトランジスタ４
４に流れる。一方、トランジスタ３６に流れる電流はカ
レントミラー効果によってトランジスタ４０に流れる結
果、トランジスタ４０．４４に流れる電流はそのコレク
タ側で合成されて、トランジスタ４０．４４のコレクタ
に入力信号Ａｉに対応した出力が生じ、その出力はイン
バータ４に加えられる。
トランジスタ４０．４４のコレクタ側に設定された出力
点には、電圧源５４に設定された一定の電圧がトランジ
スタ５６のベース・エミッタを介して加えられ、一定の
直流出力点電位が設定されている。
点には、電圧源５４に設定された一定の電圧がトランジ
スタ５６のベース・エミッタを介して加えられ、一定の
直流出力点電位が設定されている。
そして、このようにバイポーラデバイスによって構成さ
れた演算増幅器２の出力部と、Ｃ−ＭＯＳデバイスで構
成されたインバータ４の人力部との結合点には、電位設
定手段としてバイアス回路１０が設置されている。
れた演算増幅器２の出力部と、Ｃ−ＭＯＳデバイスで構
成されたインバータ４の人力部との結合点には、電位設
定手段としてバイアス回路１０が設置されている。
このバイアス回路１０は、インバータ４と同一のスレシ
ュホールド電圧■ア、を持つインバータ８を備え、その
入出力部に抵抗５日を接続してそのスレシュホールド電
圧■ＴＨをバイアス電位として演算増幅器２とインバー
タ４との結合点に設定されている。このバイアス回路１
０において、トランジスタ６０．６２および１氏抗６４
．６６はバイアス出力回路を構成しており、トランジス
タ６２はエミッタフォロワ回路を構成し、インピーダン
ス変換を行っている。すなわち、インバータ８で設定さ
れたスレシュホールド電圧Ｖ、、、による電位は、トラ
ンジスタ６０のベース・エミッタ間電圧だけシフトして
トランジスタ６２のベースに加えられ、トランジスタ６
０のエミッタに発生した電位は、トランジスタ６２のベ
ース・エミッタ間電圧だけシフトさせるので、トランジ
スタ６２のエミッタにはインバータ８のスレシュホール
ド電圧■７，１が特定のバイアス電位として出力される
。このバイアス電位は、抵抗６８を介して演算増幅器２
のトランジスタ４０．４４のコレクタの出力点に加えら
れる。
ュホールド電圧■ア、を持つインバータ８を備え、その
入出力部に抵抗５日を接続してそのスレシュホールド電
圧■ＴＨをバイアス電位として演算増幅器２とインバー
タ４との結合点に設定されている。このバイアス回路１
０において、トランジスタ６０．６２および１氏抗６４
．６６はバイアス出力回路を構成しており、トランジス
タ６２はエミッタフォロワ回路を構成し、インピーダン
ス変換を行っている。すなわち、インバータ８で設定さ
れたスレシュホールド電圧Ｖ、、、による電位は、トラ
ンジスタ６０のベース・エミッタ間電圧だけシフトして
トランジスタ６２のベースに加えられ、トランジスタ６
０のエミッタに発生した電位は、トランジスタ６２のベ
ース・エミッタ間電圧だけシフトさせるので、トランジ
スタ６２のエミッタにはインバータ８のスレシュホール
ド電圧■７，１が特定のバイアス電位として出力される
。このバイアス電位は、抵抗６８を介して演算増幅器２
のトランジスタ４０．４４のコレクタの出力点に加えら
れる。
また、このバイアス回路１０のトランジスタ６０．６２
は温度補償回路としても機能しており、インバータ８の
スレシュホールド電圧ＶＴＨの温度変化を補償し、イン
バータ４の入力点電位を常に一定に維持している。
は温度補償回路としても機能しており、インバータ８の
スレシュホールド電圧ＶＴＨの温度変化を補償し、イン
バータ４の入力点電位を常に一定に維持している。
したがって、このようなインターフェイス回路によれば
、インバータ４．８の整合が得られている限り、インバ
ータ４．８の入力スレシュホールド電圧■７１４が等し
くなるので、演算増幅器２の出力点電位は、インバータ
４の入力スレシュホールド電圧ＶＴＨに適合する値に設
定することができ、演算増幅器２の出力とインバータ４
の入力との間に適正な入出力関係を維持させることがで
きる。
、インバータ４．８の整合が得られている限り、インバ
ータ４．８の入力スレシュホールド電圧■７１４が等し
くなるので、演算増幅器２の出力点電位は、インバータ
４の入力スレシュホールド電圧ＶＴＨに適合する値に設
定することができ、演算増幅器２の出力とインバータ４
の入力との間に適正な入出力関係を維持させることがで
きる。
なお、実施例では増幅手段として演算増幅器を用いて説
明したが、差動増幅器としても同様の効果が得られる。
明したが、差動増幅器としても同様の効果が得られる。
以上説明したように、この発明によれば、Ｃ−Ｍ２Ｓ部
のインバータと整合性のあるインバータを用いて増幅手
段の出力バイアス電位を設定するので、増幅手段の出力
バイアス電位はインバータの入力スレシュホールド電圧
と整合させることができ、両者の不揃いが解消されて、
正常な入出力関係を得ることができる。
のインバータと整合性のあるインバータを用いて増幅手
段の出力バイアス電位を設定するので、増幅手段の出力
バイアス電位はインバータの入力スレシュホールド電圧
と整合させることができ、両者の不揃いが解消されて、
正常な入出力関係を得ることができる。
第１図はこの発明のインターフェイス回路の実施例を示
す回路図、第２図は従来の演算増幅器とＣ−Ｍ２Ｓ部と
の結合を示すブロック図である。 ２・・・増幅手段として設置された演算増幅器、４．８
・・・インバータ、１０・・・電位設定手段として設置
されたバイアス回路。 第２図
す回路図、第２図は従来の演算増幅器とＣ−Ｍ２Ｓ部と
の結合を示すブロック図である。 ２・・・増幅手段として設置された演算増幅器、４．８
・・・インバータ、１０・・・電位設定手段として設置
されたバイアス回路。 第２図
Claims (1)
- バイポーラデバイスで構成される増幅手段の出力部とＭ
ＯＳデバイスで構成されるインバータとの結合点に設定
すべきバイアス電位を、前記インバータと同一のスレシ
ュホールド電圧を持つインバータのスレシュホールド電
圧によって設定する電位設定手段を備えたことを特徴と
するインターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103426A JP2739905B2 (ja) | 1986-05-06 | 1986-05-06 | インターフエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103426A JP2739905B2 (ja) | 1986-05-06 | 1986-05-06 | インターフエイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62260422A true JPS62260422A (ja) | 1987-11-12 |
| JP2739905B2 JP2739905B2 (ja) | 1998-04-15 |
Family
ID=14353709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61103426A Expired - Lifetime JP2739905B2 (ja) | 1986-05-06 | 1986-05-06 | インターフエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2739905B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129849A (ja) * | 1991-10-30 | 1993-05-25 | Nec Corp | Ｉｆリミツタ増幅回路 |
-
1986
- 1986-05-06 JP JP61103426A patent/JP2739905B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129849A (ja) * | 1991-10-30 | 1993-05-25 | Nec Corp | Ｉｆリミツタ増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2739905B2 (ja) | 1998-04-15 |
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