JPS62264355A - Information processor - Google Patents

Information processor

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Publication number
JPS62264355A
JPS62264355A JP61108132A JP10813286A JPS62264355A JP S62264355 A JPS62264355 A JP S62264355A JP 61108132 A JP61108132 A JP 61108132A JP 10813286 A JP10813286 A JP 10813286A JP S62264355 A JPS62264355 A JP S62264355A
Authority
JP
Japan
Prior art keywords
storage device
data
dedicated
shared
processing device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61108132A
Other languages
Japanese (ja)
Inventor
Akinao Tanigawa
谷川　亮直
Toshihiro Sakai
酒井　利弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP61108132A priority Critical patent/JPS62264355A/en
Publication of JPS62264355A publication Critical patent/JPS62264355A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To avoid the processing interruption of a processor owing to an error of the data read out of an exclusive storage device, by storing double th data equal to that on the exclusive memory device in a shared memory device. CONSTITUTION:A writing circuit 6 is set in an access control circuit 5 to write the data equal to the writing data for an exclusive storage device 2 also to a shared storage device 3. Thus the data equal to that to be stored in the device 2 is also stored double in the device 3. An error if detected out of the data read out of the device 2 is read by the device 3 and therefore the processing interruption of a processor 1 is avoided.

Description

【発明の詳細な説明】 〔概要〕 処理装置毎の専用記憶装置と複数の処理装置に共用の記
憶装置とをアクセスできる情報処理装置において、専用
記憶装置の記憶内容を共用記憶装置にも記憶できるよう
に構成することによって。[Detailed Description of the Invention] [Summary] In an information processing device that can access a dedicated storage device for each processing device and a storage device shared by a plurality of processing devices, the storage contents of the dedicated storage device can also be stored in the shared storage device. By configuring it like so.

信頼性の向ヒを図ったもの。Designed to improve reliability.

〔産業上の利用分野〕[Industrial application field]

本発明は、専用記憶装置と共用記憶装置とをアクセスす
ることのできる情報処理装置に関するものである。The present invention relates to an information processing device that can access a dedicated storage device and a shared storage device.

コンピュータシステムには複数の処理装置が記憶装置を
共用するように構成したものがあるが。Some computer systems are configured so that multiple processing units share a storage device.

このようなシステムにおいては、各処理装置毎に専用の
記憶装置を持たせ、各々に固有で且つ使用頻度の高いデ
ータを、これに記憶するようにしている。In such a system, each processing device is provided with a dedicated storage device, and data unique to each processing device and frequently used is stored therein.

通常、専用記憶装置は、共用記憶装置に較べてアクセス
速度を高くし且つ記憶容量を少なくしている。Dedicated storage typically provides higher access speeds and lower storage capacity than shared storage.

、　この際、処理装置と各記憶装置との間における転送
データの誤り検出および訂正が確実におこなわれること
が望ましい。At this time, it is desirable that error detection and correction of transferred data between the processing device and each storage device be performed reliably.

〔従来の技術〕[Conventional technology]

第３図に従来例の構成図を示す。 FIG. 3 shows a configuration diagram of a conventional example.

図において、１は処理装置、２は処理袋Ｗ１に専用の専
用記憶装置（ＰＭ）　、　　３は他の処理装置とに共用
の共用記憶装置、４′は処理装置１から与えられたアド
レスを専用記憶装置２および共用記憶装置３に共通の実
アドレスに変換するとともに。In the figure, 1 is a processing device, 2 is a dedicated storage device (PM) dedicated to the processing bag W1, 3 is a shared storage device shared with other processing devices, and 4' is a dedicated storage device that uses the address given from the processing device 1. As well as converting to a real address common to the storage device 2 and the shared storage device 3.

送出先を判別して専用記憶装置２または共用記憶装置３
に送出するアドレス変換回路、５′は処理装置ｌと共用
記憶装Ｗ３との間のデータ転送を制御するアクセス制御
回路、また８は共用記憶装置３から読み取ったデータに
対する娯り制御回路である。Determine the destination and send it to the dedicated storage device 2 or shared storage device 3
5' is an access control circuit for controlling data transfer between the processing device 1 and the shared storage device W3; and 8 is an access control circuit for controlling data read from the shared storage device 3.

なお、専用記憶装置２および共用記憶装置３の両者に対
しては、それぞれ共通な実アドレスを使用している。Note that a common real address is used for both the dedicated storage device 2 and the shared storage device 3.

共用記憶装置３の実アドレスを０〜ｌ、専用記憶装置２
の実アドレスを０〜ｍとすると、ｌはｍに比べて非常に
大であり、アドレス変換回路４′は、処理装置１から送
られた論理アドレスを実アドレスに変換３−るとともに
、変換したアドレスがＱ−ｍの範囲のものであるか、ま
たはｍ＋１〜ｌの範囲のものであるかによって、専用記
憶装置２または共用記憶装ｒ８．３に送出する。Set the real address of shared storage device 3 to 0-l, dedicated storage device 2
Assuming that the real address of is 0 to m, l is very large compared to m, and the address conversion circuit 4' converts the logical address sent from the processing device 1 into a real address. Depending on whether the address is in the range Q-m or in the range m+1 to l, it is sent to the dedicated storage device 2 or the shared storage device r8.3.

ずなわら、共用記憶装Ｗ！３には、専用記憶装置２に記
憶するデータを記憶しないように構成している。Zunawara, shared memory device W! 3 is configured so that data to be stored in the dedicated storage device 2 is not stored.

なお、専用記憶装置２から読み取ったデータに対しては
、専用記憶装置２のアクセス時間を短くした意味が無く
なるので、誤り制御をおこなっていない。Note that error control is not performed on data read from the dedicated storage device 2, since there is no point in shortening the access time to the dedicated storage device 2.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記構成の従来例においては、専用記憶装置２から読み
取ったデータに誤りが検出された場合には、処理装置１
は処理を中断せざるを得なくなるという問題点がある。In the conventional example with the above configuration, when an error is detected in the data read from the dedicated storage device 2, the processing device 1
The problem is that the process has to be interrupted.

すなわち１本発明の目的は、専用記憶装置２から読み取
ったデータの誤りによる処理装置１の処理中断を防止す
ることにある。That is, one object of the present invention is to prevent processing interruption of the processing device 1 due to an error in data read from the dedicated storage device 2.

〔問題点を解決するための手段〕[Means for solving problems]

本発明による情報処理装置は、第１図の原理図に示すよ
うに。The information processing apparatus according to the present invention is as shown in the principle diagram of FIG.

処理装置ｌと。Processing device l.

処理装置ｌに専用の専用記憶装置２と。A dedicated storage device 2 dedicated to the processing device l.

処理装置ｌから与えられたアドレスの送出先を判別する
アドレス変換回路４′と。and an address conversion circuit 4' that determines the destination of the address given from the processing device l.

処理装置１と共用記憶装置３との間のデータ転送を制御
するアクセス制御回路５と。an access control circuit 5 that controls data transfer between the processing device 1 and the shared storage device 3;

アクセス制御回路５内に設けられ、専用記憶装置２に対
する書込みデータと同じデータを共用記憶装ｒ！ｉ′３
に対しても書き込む書込み回路６とを備えるものである
。Provided in the access control circuit 5, the same data as write data to the dedicated storage device 2 is sent to the shared storage device r! i'3
It also includes a write circuit 6 for writing to.

［作用〕 専用記憶装置２に記憶するデータと同じデータを共用記
憶装置３にも直後して記憶しておき、専用記↑、Ｏ装ｗ
２から読み取ったデータに誤りがあった場合には、これ
を共用記憶装置３から読み取ることによって、処理装置
ｌの処理中断を防止することができ、る。[Function] The same data stored in the dedicated storage device 2 is stored in the shared storage device 3 immediately after, and the dedicated memory ↑, O device w
If there is an error in the data read from the shared storage device 3, it is possible to prevent the processing of the processing device 1 from being interrupted by reading it from the shared storage device 3.

〔実施例〕〔Example〕

第２図に実施例の構成図を示す。 FIG. 2 shows a configuration diagram of the embodiment.

図中、６′は・、書込みデータ用のバッファ（図示省略
）を内蔵し、専用記憶装置２にデータを斉き込む際、同
じデータを同時にバッファに記憶してから共用記憶装置
３に対して書き込む書込み回路である。In the figure, 6' has a built-in buffer (not shown) for write data, and when data is written to the dedicated storage device 2, the same data is simultaneously stored in the buffer and then transferred to the shared storage device 3. This is a write circuit for writing.

その他の符号はずべて原理図（第１図）または従来例（
第３図）によって説明したものと同じであり、説明を省
略する。All other symbols are the principle diagram (Fig. 1) or the conventional example (
This is the same as that explained in FIG. 3), and the explanation will be omitted.

データ書込みの場合、アドレス変換回路４′は。In the case of data writing, the address conversion circuit 4'.

変換された実アドレスを判別し、処理装置１に固有のデ
ータに対するものであれば専用記１．つ装置２に送出し
、他のデータに対するものであれは共用記憶装Ｗ３に送
出し、それぞれにデータを得き込む。Determine the converted real address, and if it is for data unique to the processing device 1, write the dedicated address 1. Data for other data is sent to the shared storage device W3, and the data is read into each device.

書込み回路６′は、専用記憶装置２に書き込まれるデー
タを、同時に、内装するバッファに−たん記憶したのち
、処理装置Ｉとは無関係に共用記憶装置３に書き込む。The write circuit 6' simultaneously stores the data to be written into the dedicated storage device 2 in an internal buffer, and then writes it into the shared storage device 3 independently of the processing device I.

データの読取りの場合には、同様にして、専用記憶装置
２または共用記憶装置３をアクセスしてデータを読み取
り、共用記憶装置３から読み取ったデータに対しては、
誤り制御回ｉｇによって誤りの有無を調べ、誤りが検出
された場合には訂正して処理装置ｌに送る。In the case of reading data, similarly, the dedicated storage device 2 or the shared storage device 3 is accessed to read the data, and for the data read from the shared storage device 3,
The presence or absence of an error is checked by the error control circuit ig, and if an error is detected, it is corrected and sent to the processing device l.

また、パリティチェック等によって、専用記憶装置２か
ら読み取ったデータに誤りが検出された場合には、同じ
データを共用記憶装置３から読み取る。Further, if an error is detected in the data read from the dedicated storage device 2 by a parity check or the like, the same data is read from the shared storage device 3.

このようにして処理装置１は、専用記憶装置２から読み
取ったデータに誤りがあっても、共用記憶装置３から読
み取ることができ、したがって処理の中断を防１卜する
ことができる。In this way, even if there is an error in the data read from the dedicated storage device 2, the processing device 1 can read it from the shared storage device 3, thereby preventing interruption of processing.

また、書込み回路６′による共用記憶装置°３に対する
データの書込みは、−たんバッファに格納したのち専用
記憶装置２に対する書込みとは別におこなうので、処理
装置ｌによる専用記憶装置２に対するアクセス妨げには
ならない。Furthermore, since the write circuit 6' writes data to the shared storage device 3 after storing it in the -tan buffer, it is performed separately from the writing to the dedicated storage device 2. It won't happen.

〔発明の効果〕〔Effect of the invention〕

以上説明したように２本発明による情報処理装置では、
専用記憶装置から読み取ったデータの誤りによる情報処
理装置における処理の中断を防止することができる。As explained above, in the information processing device according to the second invention,
It is possible to prevent interruption of processing in the information processing device due to errors in data read from the dedicated storage device.

また、専用記憶装置側に誤り制御回路を設ける必要がな
く、従来どおり専用記憶装置のアクセスを高速におこな
うことができる。Further, there is no need to provide an error control circuit on the dedicated storage device side, and the dedicated storage device can be accessed at high speed as before.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の原理図。 第２図は実施例の構成図。 第３図は従来例の構成図である。 図中。 ｌは処理装置、　　　　　２は専用記憶装置。 ３は共用記憶装置、　　　４′はアドレス変換回路。 FIG. 1 is a diagram showing the principle of the present invention. FIG. 2 is a configuration diagram of the embodiment. FIG. 3 is a configuration diagram of a conventional example. In the figure. 1 is a processing device, and 2 is a dedicated storage device. 3 is a shared storage device, and 4' is an address conversion circuit.

Claims (1)

【特許請求の範囲】 処理装置（１）と、 処理装置（１）に専用の専用記憶装置（２）と、処理装
置（１）から与えられたアドレスの送出先を判別するア
ドレス変換回路（４′）と、 処理装置（１）と共用記憶装置（３）との間のデータ転
送を制御するアクセス制御回路（５）と、アクセス制御
回路（５）内に設けられ専用記憶装置（２）に対する書
込みデータを共用記憶装置（３）に対しても書き込む書
込み回路（６）とを備えることを特徴とする情報処理装
置。[Claims] A processing device (1), a dedicated storage device (2) dedicated to the processing device (1), and an address conversion circuit (4) that determines the destination of an address given from the processing device (1). '); an access control circuit (5) for controlling data transfer between the processing unit (1) and the shared storage device (3); An information processing device comprising: a write circuit (6) for writing write data also to a shared storage device (3).
JP61108132A 1986-05-12 1986-05-12 Information processor Pending JPS62264355A (en)

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