JPS62264498A - 内容アドレス式メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は内容アドレス式メモリに関し、他を排除するも
のでないが、特に、特定データストリングの大量の記憶
データをサーチするのに用いられる内容アドレス式メモ
リに関する。

多くのコンピュータシステムはそこに記憶された特定の
データの位置を探してこの特定データと関連する他の情
報を収集できるように効率よくそのメモリバンクをサー
チする必要がある。特定のデータストリングは、メモリ
中の位置がデータファイルの先頭を示ずファイル名でも
よい。このようなサーチ動作は、各メモリセルの内容を
ブロセツナによってアクセスしプロセッサがその内容と
入力データストリングとを比較するアルゴリズムを有し
ｒこソフトウェアににって実行できる。さらに巧妙なソ
フトウェアのサーチルーチンはサーチされるデータにあ
る制限をかし、おそらくメモリ中に記憶されたデータを
順序だてて配置する必要がある。例えば、名前のリスト
を記憶するのにメモリを使用するならば、名前はアルフ
ァベット類に配置しなければならない。他の場合にはメ
モリに記憶されるデータに数値的重みをつけ、これを数
値類に記憶する。このような制限はシステムのソフトウ
ェアに１４担をかけ、順序づけられたデータをり°−チ
する方法であってもかなりの時間を要している。

サーチ動作はデータを記憶するメモリの機能として備え
ることができ、このような機能はソフトウェアよりもむ
しろハードウェアとして実現でき、ハードウェア回路に
よってデータのサーチ速度を早められる。このようなシ
ステムでは、ソフトウェアサーチのように、アドレスよ
りもむしろ内容によってメモリセルがアクセスされる。

このことは、早いサーチ速度とあいまって、サーチを行
う時間をかなり早める。

このよう４家内容アドレス式メモリは、これを実現する
ためにたくさんの複雑な回路を現在まで必要としていた
。本発明の目的は簡単な構造および動作の内容アドレス
式メモリを提供することである。

本発明の第１の特徴によれば、ブロック毎にアクセス可
能な複数個の記憶素子を有した記憶手段、該ブロックは
各々特定の順序にある複数個の等しいグループに同数の
記憶素子を有し、各ブロックのグループに各々対応した
複数個のコンパレータを有したコンパレータ手段、各コ
ンパレータは前記グループの記憶素子の数と同数の第１
および第２の入力を右し、第１おにび第２の入力に入力
されたデータビットが同一が否かを示す一致表示をつく
り、複ａ　Ｇｌのデータビット群より成る入力キーコー
ドを記憶する手段、各データビット群は前記グループの
記憶素子の数と同数のデータビットを有し、そして、記
憶手段の記憶素子ブロックを選択的にアクセスしてそこ
に記憶されたデータビットをコンパレータの第１の入力
に同時に入力し、かつ、入力キーコードのデータビット
ｎ丁をコンパレータの第２の入力に同時に入力する制御
手段とを有づる内容アドレス式メモリにおいて、コンパ
レータ手段のコンパレータに各々対応した記憶素子を有
するフラッグレジスタ手段を備え、前記コンパレータに
よる一致表示はフラッグレジスタ手段の記憶ん了に記憶
され、前記制御手段は入力キーコードのデータビット群
を所定の順序で連続し−Ｃ各コンパレータの第２の入力
に入力し、各コンパレータは、入力キーコードの直前の
データビットれＹと比較の１！２、前記特定の順序にお
いて前の段階にある直１）τ］のコンパレータによる比
較が前記グループと一致しないという表示を示した時、
同コンパレータをディスエーブルする手段を有し、入力
キーコードの最終データビット群と比較した後コンパレ
ータの一致しているという表示に応答して、アクセスさ
れたブロック内の入力キーコードと一致するデータビッ
トグループの位置を同定する出力手段を備えていること
を特徴とする内容アドレス式メモリが提供される。

出力手段はデータビットの一致グループの位置を表わす
符号化出力をつくり、データビットの一致グループが数
個ある時には連続的に出力をつくるようにしてもよい。

フラッグレジスタ手段は、記憶された一致表示をグルー
プの特定順序に従ってステップさせ、−数表示があるな
らば次のコンパレータに比較を行わせ一致表示ない４【
らば比較を禁止させることのできるシフトレジスタで６
よい。フラッグレジスタ手段およびまたは制御手段は、
入力キーコードの一致がブロック間にわたる時、前のブ
ロックの最終グループから１ｑられた一致表示を移動さ
せて次のブロックの第１グループの比較を行うようにし
ても良い。このことは制御手段が各ブロックを連続的に
アクセスすることを意味している。

本発明によれば、複数のメモリを単一の制御手段の制御
下に結合させて、各神容量のメモリをモジュール単位と
してつくることも可能である。

本発明の一実施例によれば、記憶手段は、８素子（バイ
ト）の６４グループに区分された５１２個の記憶素子を
各々有する５１２行の２５６にビットダイナミック１又
八Ｍである。ＲＡＭの行がアクセスされると、その行に
記憶されている５１２個のデータビットは同時に出力さ
れる。従ってコンパレータ手段は６４個の１バイト長コ
ンパレータを右し、−数表示を表わす６４ビツトをつく
る。

４バイ１〜構成の入力キーコードは、１バイト毎に、ア
クセスされた行の６４バイトすべてと比較される。フラ
ッグレジスタは６４個の一致表示に対応して６４素子を
有したシフトレジスタとして構成されている。従って、
あるコンパレータからの一致表示は特定の順序にある次
のコンパレータにステップされ、その−数表示を用いて
次のコンパレータがアクヒスされた行の次のバイトと入
力キーコードの次のバイトとの比較を有することができ
る。従って、アクセスされた行のバイトと入力キーコー
ドの第４のもとのバイトとの比較を行うコンパレータは
、行の先行する３個のバイトが入力キーコードの最初の
３個のバイトと一致したところのコンパレータのみであ
る。そして、入力キーコードの第４のバイトとの比較に
よる一致表示は、アクセス行の入力キーコードの４個全
部が一致したバイトの位置を同定する。符号化手段は入
力キーコードの第４のバイトの比較による一致表示に対
応する。そして、入力キーコードと一致する４個のバイ
トのうらの最初のバイトを同定するコード（６４バイト
では６ビツトで充分である）をつくり、このコードによ
ってＲＡＭ中の必要なデータのすべてのアドレスが得ら
れる。数個の一致表示が起こる場合に対して、同一の導
線上に次々に出力コードを現わすための連続的選択器が
備えられている。メモリの制御手段は、ＲＡ　Ｍの行を
次次にアクレスし、行のアドレスは符号化手段からのコ
ードと結合して全体のアドレスをつくる。

多くの場合ＲＡＭのアクセス旧聞はコンパレータの比較
時間よりも数侶良い。このため、ＲＡＭからデータを読
んだ後で数回の比較を行なえる。

上述したようなフラッグシフトレジスタを用いることに
よって、ＲＡＭの連続的なアクセスを遅らすことなく、
比較を多数バイト（代表的には４バイト）単位で行なえ
る。

入力キーコードのパイ１−とともにマスクデータをコン
パレータに入れ、入力キーコードとの一致の位置を決め
るのにどのバイトビットが重要でないかを指示してもよ
い。一般的にはマスクデータは、入力データの如何に拘
らずある段のコンパレータが一致表示をつくりだづよう
にもできる。

メモリは４バイ１〜前後の入力キーコードを使用するの
に調節してもよい。

本発明の第２の特徴によれば、同一サイズの多ピッ１〜
データ群を有する入力キーコードの位置をメモリ中に見
出す方法であって、キーコードと同−サイズの複数個の
データグループがメモリから同時にアクセスされてキー
コードの選択されたデータ群と同時に比較され、キーコ
ードのデータ群は連続的に選択され、そして、比較の結
果によって必要な位置の表示を与え、メモリの特定デー
タグループとキーコードのデータ群の比較は、キーコー
ドの前のデータ群がメモリ中の特定のデータビットに一
致した時のみ可能とされ、もって、キーコードの最終デ
ータ群との一致検出がキーコードの全体との一致の位置
を示す方法が提供される。

本発明の第３の特徴によれば、同一サイズの多ヒツトデ
ータ群を有する入力キーコードの位置をメモリ中に見出
す方法であって、キーコードと同一サイズの複数個の多
ビツトグループを含むブロックをメモリから同時にアク
セスし、アクセスされたすべてのグループとキーコード
の最初のデータ群とを同時に比較し、アクセスされたブ
ロックのどのグループがキーコードの最初のデータ群と
一致するかを示し、同時に、キーコードの第２のデータ
群を、キーコードの第１のデータ群と一致するとして示
されたグループの次の順序にあるアクセスブロックのグ
ループのみと比較し、アクセスブロックのどのグループ
の対がキーコードの第１および第２のデータ群と一致す
るかを示し、キーコードのすべてのデータ群がアクセス
ブロックのグループと比較されるまで、あるいは、一致
グループが見出されないために比較が禁止されるまで前
記比較ステップおよび一致を示すステップを繰返し、そ
して、すべてのメモリがアクセスされるまでメモリから
アクセスされた他のブロックに対して前記比較ステップ
および一致を示すステップを繰返す方法が提供される。

本発明を完全に理解しかつ実施し得るようにするために
、本発明の実施例を図面を参照して説明する。

第１図に示１内容アドレス式メモリシステムは、２５６
にのダイナミック・ランダム・アクセス・メモリ（Ｄ−
ＲＡＭ＞１を使用する。図示するシステムにおいて、Ｄ
−ＲＡＭ１ｃよ通常にアドレスされるランダム・アクセ
ス・メしりとしても使用でき、Ｄ−ＲＡＭ１のメモリセ
ルは５１２Ｘ５１２セルのアレー構成である。アレーの
各メモリセルは、その読み書きのために、１６ビツトの
マルチイブレクス・データ／アドレス・バス２からアク
セスでき、普通行なわれているように、バス２からの２
個の９ビツトの行および列アドレスを、行アドレスス１
〜ローブ（ＲＡｓ）入力５と列アドレスストローブ（Ｃ
ＡＳ）入力６とによって、各科、行選択回路３と列選択
回路４とにラッチする。

ＲＡ　ＳとＣＡＳの両者は従来のものと同じである。

Ｄ−ＲＡＭ内のデータバンド幅はその入出力ビンで見た
ものよりもずっと大きい。この大きなバンド幅は第１図
に示すＣＡＭシステムで有利に使用している。りなわら
、行アドレス回路３のみを使用して入力ボート５に適当
なＲＡＳ信号を供給することによって、Ｉ’）−ＲＡＭ
の５１２Ｘ５１２のすべてのビットが、５１２回のメモ
リサイクルで各々５１２ビツトの５１２行のデータとし
てアクセスされる。

第１図に示すシステムがＤ−ＲＡＭに記憶されたデータ
のサーチを行う内容アドレス式メモリとして使用される
時、このシステムは図示しない外部のＣＡＭコントロー
ラの制御下で動作する。

ＣＡＭコントローラはＤ−ＲＡＭ１に必要なアドレスお
よび制御信号を与えるとともに、コンパレータブロック
７、フラッグシフトレジスタ８、左→右優先回路および
１ンコ一ダ回路９に必要なデータおよび制御信号を与え
る。後者の回路とＤ−ＲＡＭ１とが内容アドレス式メモ
リを形成する。

Ｄ−ＲＡＭ１のメモリの行を形成しているメモリセルは
、サーチのために、隣接した多ビットのデータグループ
として取去すれる。データグループの長さは行の長さよ
りもはるかに短かい。説明する実施１ｓ’ｌｌではこれ
らデータグループは８ビツトすなわら１バイト長であっ
て、−行は６４の隣接するグループより成る。あるいｔ
よ、グループは１バイトより長くても短くてもよい。Ｄ
−ＲＭＡ中に記憶されたデーラス１−リングは１バイト
あるいはそれ以上のバイトをｙＩ！めることがでさ、記
憶された個々のデータストリングはすべて同一長さであ
る必要はない。Ｄ−ＲＭＡに記憶された個々のデータス
トリングは、一般的には、左から右へバイトの重み（５
１ｇｎ１ｆｉｃａｎｃｅ）順に記憶されているが、グル
ープの順に関係する重みには違いがなくともよい。

列選択およびセンスアンプブロック４は各５１２列ライ
ン１２のセンスアンプを有している。これら各センスア
ンプの機能は、行アドレスのメモリセルに蓄積され、か
つ、特定の列ラインに結合される電荷に応答し、この電
荷状態に応じた論理レベルを出力することである。これ
ら論理信号は参照番号１３で示される５１２本の導体に
よってコンパレータブロック７に送られる。

コンパレータブロック７は、各々２バイトデータを比較
する６４個のコンパレータを有し、各コンパレータは行
のバイトデータに各々割当てられている。アクセス行に
記憶されたデータを表わす論理信号を運ぶ５１２本の導
体は、各々６本の６４のグループに分けられ、各グルー
プはコンパレータの入力に入力される。比較を行うバイ
トデータ、すなわち、キーの第１バイトは、ブロック７
のコンパレータの他の入力に、参照番号１０で示す導体
を介して、同時に入力される。マスク入力１１もコンパ
レータブロック７に与えられる。このマスク動作はコン
パレータの構造とともに後述する。コンパレータに入力
される２バイトデータが同一か否かを示す各コンパレー
タの出力は、参照番号１４で示される６４本の導体を介
して６４ビツトのフラグシフトレジスタ８に送られる。

フラグシフトレジスタ８は、コンパレータブロック７か
ら送られる比較結果によってセットあるいはリセットさ
れる。レジスタ８の個々のビットは各々ブロック７のあ
るコンパレータと互いにＩＱ連ずけられ、従ってアクセ
ス行のデータクループと関連ずけられている。シフトレ
ジスタ８のフラグビットのセットは一致が見出されたこ
とを示す。

フラグビットはライン１５を介して左→右優先回路およ
びエンコーダ回路９に送られ、データストリングすなわ
ち各一致バイトのアドレスをユニークに同定するのに使
用できる。シフトレジスタ８の各フラグビットは、隣接
する右側のコンパレータに戻され、このコンパレータを
セットあるいはリセットする。フラグビットは隣接する
コンパレータのディスエーブル部に入力されるので、も
しフラグがセットされるとそのコンパレータは次の比較
を行い、もしリセットされるとそのコンパレータの次の
比較はディスエーブルとされる。

ＲＡＭのアクセス時間はコンパレータの比較に要する時
間の数倍となることが多く、従って連続的なメモリアク
セスの間で数回の比較を行えることにτ１目されたい。

フラグレジスタ８はこの特徴を利用して多バイト比較を
１バイト毎に連続して行える。従って、たとえば４バイ
ト長のキーをメモリアクセスのシーケンスをｄらすこと
なくサーチできる。このことの効果を４バイトキーをサ
ーチする以下の例において説明する。

サーチルーチンの始めで、以下キーと称するり。

−チするデータストリングがシステムに入力される。Ｃ
ＡＭコントローラはこのキーを数バイト艮のレジスタに
記憶りる。説明する例において、キーは４バイト長であ
って４個のレジスタＲＯ。

Ｒ１，Ｒ２およびＲ３にロードされる。ＲＯは左端のバ
イト、すなわちキーの最重要バイトである。

ＣＡＭコントローラは、フラグレジスタ８のすべてのフ
ラグビットをセットする。これはＩＮ［丁入力１６をス
トローブすることによって行う。次にＣＡＭコントロー
ラはＤ　−ＲＡ　Ｍ　１の第１の行をアドレスする。ア
ドレスされた５１２個のビットは５１２木の個々の導体
１２によってブロック４のセンスアンプに送られる。そ
れらの論理信号グループは５１２本の導体１３を介して
コンパレータブロック７に送られ、ここで前）示したよ
うに８個のグループとして比較の対象とされる。

ＣＡＭコントローラは次にマルヂブレクスバス２にレジ
スタＲＯの内容を出力する。この内容は同！１ｙに入力
導体１ｏを介してコンパレータブロック７の６４個のコ
ンパレータの各々の入力に送られる。

このときコンパレータは８ビツトのマスク詔をコンパレ
ータブロック７に送ってもよく、このマスク語は入力導
体１１を介してブロックの各コンパレータに送られる。

マスクは不要と仮定して以。

下の説明を行う。マスクの目的およびその方法は後述す
る。

レジスタＲＯの内容とアドレス行の各データバイトの比
較は、両入力がコンパレータ７に入力されるとすぐに行
なわれる。

コンパレータ７の比較結果は、コントローラによるロー
ド入力ボート３５のストローブによって、フラグシフト
レジスタ８にロードされる。比較結果は参照番号１５に
よって示されるラインを介して優先回路およびエンコー
ダ回路９にも送られる。

キーのこの部分に１個あるいはそれ以上の一致が見出さ
れると、シフトレジスタの１個あるいはそれ以上のフラ
グがセットされ、これはハイレベルのＲＢＳボート１９
によってコントローラに示される。

次に、ＣＡＭ：］ントローラは、レジスタＲ１にあるキ
ーの次のデータ群の内容を提供することによって次の比
較手順をコンパレータブロック７に（ｌｊａ、めさせる
。この段階では、レジスタ８の各フラグビットは、参照
番号１４で示される６４本の出力導体グループによって
優先回路およびエンコーダ回路９から、フラグビットを
出力したコンパレータのすぐ右のコンパレータのディス
エーブルボートに送られる。従って、前の比較において
一致を示したコンパレータに隣接した右側のコンパレー
タのみがイネーブルとされる。このことによって、キー
の後のバイトのデータ群のみに対応した一致を示すこと
が阻止される。コントローラは次にロード信号を出力し
、そして残るレジスタＲ２と１又３に対する上記手順を
繰返す。

比較する各段階において、ｆｌ　Ｂ　Ｓボー１〜がその
時のレジスタに対して一致を見出さないことを示すロー
レベルであると、ＣＡＭコン１〜〇−ラはその行のサー
チを終了する。

レジスタＲ３のキーの最終バイトのデータ群の比較Ｐ２
階の後、ＲＢＳボート１９が１個あるいはそれ以上のフ
ラグがセットされたことを示すハイレベルであると、こ
のことはＣＡＭコントローラに検知され少なくとも１個
の完全なキーの一致がその行で見出されたことを示す。

ＤＲＡＭｌの一致データストリングの位置、すなわち、
アドレスは、左→右優先回路およびエンコーダ回路９の
リードフラグコードストローブ（ｌ≧ＦＣ８）入力と、
フラグレジスタ８の同じ入力１７をＣＡＭコントＯ−う
によってストローブすることによって見出される。ＣＡ
Ｍコントローラによってつくられるこの信号によって、
エンコーダおよび優先回路９はフラグレジスタ８の左端
にセットされたフラグピッｌ−を読み、その位置の符号
化値を参照番号２ｏで示される６本のラインを介してア
ドレス／データバス２に送ることができる。フラグビッ
トはフラグシフトレジスタブロック８に入力されるＲＦ
Ｃ：Ｓ信号によってこの処理中自動的にリセットされる
。

この処理の終りにおいてもＲＢＳボート１つがハイレベ
ルを維持するならば、１個以上の完全な一致がキーに対
して見出されたことを示している。

これを読むためにコンｌ−ローラはさらにＲＦＣ３信号
を供給する。

（１の境界を超えるデータストリングを検出するために
、図示しない４ビツトオーバフローシフトレジスタを備
えることができる。このレジスタの入力ポートは、フラ
グシフトレジスタ８のシフト出力ポート２８に接続され
、その出力ポートはフラグシフトレジスタ８のシフト入
力ボート２７に接続される。

比較手順中、第１、第２および第３の比較段階の後、フ
ラグシフトレジスタ８の右端のフラグの値はオーバーフ
ローシフ１〜レジスクの入力ビットにシフトされ、レジ
スタ内に記憶された伯のビットは通常の方法でシフトす
る。次の行がアドレスされると、シフトレジスタに記ｖ
１されたビットは各比較段階毎に１ヒツトづつシフトし
、第１、第２　Ｊ３よび第３の比較段階の後、シフ１−
入力ボー］・２７を介してコンパレータブロック７の左
端のコンパレータのディスエーブルボートに入力される
。

４ビツトシフトレジスタからシフトされたビットの状態
に依存して、左端のコンパレータは第２、第３および第
４の比較段階を行うことをイネーブルとされるかあるい
はディスエーブルとされる。

このようにして、行の境界を超えるデーウスｌ−リング
を検出することができる。

第２図はコンパレータブロック７を形成する１バイトす
なわち８ビット長コンパレータのひとつを示ず回路図で
ある。コンパレータは、行データ入力ボート３０、レジ
スタデータ入力ボートＣ［）　　−Ｃ［）７とマスクデ
ータ入力ボートＣＭ。

−ＣＭ７の３　ｆｉｌｉｌの８ピッ１−入力ボートを有
する。

レジスタデータ入力ボートＣＤ　　−ＣＤ７とマスクデ
ータ入カボートのラインはコンパレータブロックのすべ
てのコンパレータに対して同一のデータを供給する。ブ
ロック内の各行データ入力ボートは選択された行の異な
ったデータを各々のデータとする。コンパレータは１ビ
ツトのディスエーブルボート３２をも有し、このボート
上のハイレベル入力はコンパレータ結果ボート３１をロ
ウレベルとし、このロウレベルは負の比較結果を示すと
ともに、コンパレータの比較をディスエーブルとする。

コンパレータは８個の２入力イクスクルーシブＯＲ（ヒ
　−ＯＲ）ゲート２８　　より成り、そＸ　　　　　　
　　　　ａ−ｈ の入力（よビット順に行データ入力ボート３０とレジス
タデータ入力ボートＣＤｏ−ＣＤ７のビット入力と結合
されている。Ｅｘ−ＯＲゲート２８　　は、各マスクデ
ータ入力ボートのビットラインＣＭｏ−０Ｍ７に接続さ
れている第３の１ビツト禁止ボートを有する。Ｅｘ−Ｏ
Ｒゲートの出カポ−［・は９入力Ｎｏｆ”（ゲート２９
の８個の入力ボートに接続され、第４の入力ポートはコ
ンパレータのディスエーブル入力ボートに接続されてい
る。

コンパレータの動作を次に説明覆る。ここでマスクデー
タ入力ラインのすべてがハイレベルであってＥ、−ＯＲ
ゲートのいずれも禁止されていないものとする。この場
合、２入力ボートに入力されるビットが同じときのみそ
の出力がローレベルとなる。これは、一致状態が検知さ
れ、すなわち、　　”行データとレジスタデータの入力
バイトが同一であり、Ｅ　　−ＯＲゲートからＮＯＲゲ
ート２９への８個の出力がすべてローレベルとなる場合
である。もしディスエーブル入力ボート３２もローレベ
ルであると、すなわち、コンパレータがイネーブルとさ
れると、ＮＯＲゲート２９の出力３１はレジスタに記憶
された行バイトの一致が見出されたことを示す。

もし、Ｅ　　−ＯＲゲート２８　　の出力ボートｘ　　
　　　　　　　ａ−ｈ の１個あるいはそれ以上がハイレベルであると、２個の
入力ポートでのＷなったデータビットを示し、ＮＯＲゲ
ート２９の出力３１は不一致状態を示すローレベルであ
る。同様にディスエーブルボート３０がハイレベルであ
ると、ＮＯＲゲート２９の出力ボート３１はローレベル
に保持されて不一致状態を示すとともに、ハイレベルで
ある間はコンパレータを一致状態に応答させない。

第４ａ図は第３の禁止ボートを有するＥｘ−ＯＲゲー１
〜の回路構成の一例を示す。ゲートは２入力ＮＯＲゲー
ト３３．２入力ＡＮＤゲート３４と３入力ＮＯＲゲート
３５とより構成されている。

Ｅｘ−ＯＲゲートの２入力ボートは文字旦と回で示され
ており、各入力ポートはＮＯＲゲート３３と八Ｎｒ）ゲ
ート３４の入力ポートのひとつに接続され−（いる。Ｎ
ＯＲゲート３３とＡＮＤゲート３４の出力はＮＯＲゲー
ト３５の入力ポートの２個に接続され、ＮＯＲゲート３
５の第３の入力ポートはＥｘ−ＯＲゲートの禁止ボート
旦に接続されている。

もし禁止ボート旦がローレベルであると、一致を示ず他
の入力条件であっても、＋三、−ｏＲゲー１−の出力ボ
ートはローレベルどなる。この条件は、その時にコンパ
レータに入力される特定データビットのマスクに使用さ
れる。

コンパレータのマスクデータ入力ＣＭｏ−；０Ｍ７の動
作を次に説明１）−る。メモリから特定のファイルヘッ
ダをサーチする場合、レジスタに記憶されたキーの全体
と完全な一致を見出さずにキーの特定ピッ１〜だけとの
一致を見出す場合がある。

例えば、ファイルヘッダがクイＩ〜ル、作成日と作戒名
を含む場合、これらのうちのひとつがサーチの対象とな
り伯のふたつはその時には特別に重要性をもたない。

このようなサーチを行う場合、ＣＡＭコントローラは、
づべてのコンパレータに対して比較のために入力される
各レジスタバイトにυ［当てられたマスクバイトをち同
時に出力する。マスクバイトのビットがハイレベルかロ
ーレベルかに応じて、コンパレータの個々のＥｘ−ＯＲ
ゲートをイネーブルとし、Ｅ　　−ＯＲゲートに入力さ
れるビットの類似性を示す比較ビットを出力するか、あ
るいは、ビットの同一性を示す表示を強制的に出力させ
る。このようにしてＥ工〜ＯＲゲー１−は、マスクヒツ
トによって選択されると、２個の入力データの一致・不
−敗状態にかかわらずその一致を示すことができ、選択
されたビットの一致のみを検出できる。

第３図はフラグシフトレジスタ８と左→右優先回路およ
びエンコーダ回路９の・１ビツトユニツトとそれらの間
の接続を示す。第４ｂ図および第４Ｃ図は第３図に使用
する標準化されていない回路シンボルを説明する図であ
る。

第４ｂ図は、以下セルと称する半黒丸シンボル３６の回
路表示を示す。この表示は２本の導体３７と３８との間
に接続されたｎ−チャネルＦＥＴ３９より成り、ソース
は導体３８に、ゲートは導体３７に、そしてトレインは
アースに接続されている。導体３７上のハイレベルはＦ
ＥＴ３９を導通させ、従って導体３８を接地する。

第４Ｃ図はトランジスタに用いるシンボル４０と４２を
承り。シンボル４０はｎ−チャネルＦＥＴを表わし、シ
ンボル４２はｐ−チャネル１：Ｅ］−を表ねり。

第３図において参照番号５９で示されるフラグシフトレ
ジスタ８の１ビツトユニツトは、２個の２入力ＮＯＲゲ
ート４３，４４．２周のインバータ４６．４７．２入力
ＡＮＤゲート４５、そして４個のｎ−チャネルＦＥＴ４
８〜５１より構成されている。

シフトレジスタユニット５９のＩＮＩＴ入力は、ＮＯＲ
ゲート４３の入力ポートに接続され、他の入力ポートは
トランジスタ４９を介して結果ボート６０に、そしてト
ランジスタ４８を介してユニッ１−５９のシフト入力ボ
ート５４に接続されている。ゲート４３の伯の入力ポー
トにはトランジスタ５０を介してＮＯＲゲート４４の出
力も接続されている。トランジスタ４９．４８および５
０は各々ロード、シフトおよびロード＋シフ１−信号に
よって導通される。ＮＯＲゲート４３の出力は、Ｎ　Ｏ
Ｒゲート４４の入力ポートに接続されるとともに、ロー
ド＋シフト信号によって制御されるトランジスタ５１と
インバータ４６とを介してシフト出力ボート５３に接続
されている。インバータ４６の出力はインバータ４７の
入力にも印加されている。ＮＯＲゲート４４の第２の入
カポ−１−はＡＮＤゲート４５の出力ボートに接続され
ている。

ＡＮＤゲート４５の入力ボートはシフトレジスタユニッ
ト５９のＲＰＣ３入カボート４１に接続されるとともに
、動作を後述する左→右擾先回路ユニット６１に接続さ
れている導体５８に接続されている。ＮＲＯゲート４４
の出力ボートは前述したようにトランジスタ５０を介し
てＮＯＲゲート４３の入力ボートに接続されている。イ
ンバータ４７の出力ボートはシフ１〜レジスタユニツト
５９のディスエーブル出力ボート２６となる導体５２に
接続されるとともに、セル５７と左→右擾先回路ユニッ
ト６１に接続されている。

シフトレジスタユニットの！ＴＩＪＪ作を次に説明する
。

メモリーの行サーチの始めに、ＣＡ　Ｍコントローラに
よってシフトレジスタユニット５９のｌ　Ｎ　ｉ　Ｔ入
力ボート５４はハイレベルにストローブされ、ＮＯＲゲ
ート４３の出カポ−１−にロウレベル信号を出力する。

トランジスタ５０．５１はロード＋シフト信号があるの
で導通している。従ってＮＯＲゲート４３の出力はイン
バータ４６の入力に接続され、シフトレジスタユニット
のシフト出力ボート５３はハイレベルに設定される。イ
ンバータ４７はディスエーブル出力ボート２６をロウレ
ベルに設定する。ＮＯＲゲート４４の出力はハイレベル
に設定され、この信号はトランジスタ５０を介してＮＯ
Ｒゲート４３の他の入力ボートに戻される。

ＩＮＩＴＮＯＲゲート４３レベルとなると、ＮＯＲゲー
ト４３．４４の出力ポートのレベルは１］−ド」−シフ
１−信号が依然として真状態であるのでｌ　Ｎ　Ｉ　’
Ｉ−パルスによって設定された値を保持し、トランジス
タ５０はＮＯＲゲート４４の出力であるハイレベルをＮ
ＯＲゲート４３の入カポ−１−に送る。このようにして
、フラグのセット状態がユニットにラッチされる。

次にＣＡｆＶＩＴｌ　ｌ〜ローラはＤ−ＲＡＭＩのメモ
リの第１行目をアドレスし、キーの第ルジスタ保持ボー
トの内容ともし必要ならばマスクデータ群とをコンパレ
ータブロック７のすべてのコンパレータに与える。次に
ＣＡＭコントローラはシフトレジスタユニット５９のロ
ードボートをストローブして、トランジスタ４９を導通
状態にするととらに、シフトレジスタ５９のコンパレー
タによる比較結果をＮＯＲゲート４３の入力ボートに送
る。

もしレジスタに保持されたデータ群と一致するデークグ
ルーブが見出されると、ＮＯＲゲート４３の入力はハイ
レベルであり、その出力ポートをローレベルとしその結
果ＮＯＲゲート４４の出力ポートをハイレベル（他の入
力ボートは［１−レベル）とする。ロード信号がハイレ
ベルの間、トランジスタ５０．５１は導通しない。

ロード信号がローレベルの旧、トランジスタ５０．５１
はｐｊび導通状態となり、ＮＯＲゲート４３．４４の出
力はその設定値にラッチされる。シフト出カポ−１−５
３はハイレベルをとり、ディスエーブルボート２６は［
］−レベルをとる。この場合、１−ランジスタ４９に入
力されるロード信号によってセットされた゛フラグ″を
ユニツ１−５９に記憶１する。

もし］ンバレー夕の比較結果が不一致であると、トラン
ジスタ４９に入力されるロード信号によってローレベル
をＮＯＲゲート４３の入カポ−１へに送る。このＮＯＲ
ゲートはトランジスタ５０によってそれまでハイレベル
を与えられていた。

Ｎ　ＯＲゲート４３の入力ボートのふたつのローレベル
信号によってその出力はハイレベルとなる。

このハイレベル信号はＮＯＲゲート４４の出力をローレ
ベルとする。ロード信号がローレベルとなると、トラン
ジスタ４３．４４は再度導通状態となりこれらの値でラ
ッチされる。ここでインバータ４６の出力はローレベル
となり、シフト出カポ−１〜５３をローレベルとすると
ともにインバータ４７の出力をハイレベルとする。従っ
てユニットのディスエーブル出力ポート２６はハイレベ
ルである。比較結果のリセットされたフラグはこのよう
にしてユニットに記憶される。

ディスエーブル出力ポート２６は、比較結果をシフトレ
ジスタユニットに与えたコンパレータの右側にある次の
コンパレータのディスエーブル入カポ−１〜３２に接続
されている。

シフトレジスタユニットに記憶されたフラグの状態はＲ
Ｉ３Ｓライン６５を検知するＣＡＭコントローラによっ
て検出される。ディスエーブル出力ポート２６に接続さ
れている導体５２はセル５７を介してＲＢＳライン６５
をυＩｔｌｌｌする。もしディスエーブル出力ポート２
６がローレベル、すなわち一致が見出されると、セル５
７のトランジスタは導通しておらずＲＢＳラインはトラ
ンジスタ５６の電流によってハイレベルを維持している
。

ＲＢＳラインのハイレベルによって、ＣＡＭコンｉ−ロ
ーラに一致が見出されたことを知らせる。もし一致が見
出されない場合、導体５２のハイレベルににつてセル５
７のトランジスタが導通しｒ＜　［３Ｓライン６５を接
地電位に落す。

Ｄ−ＲＡＭ１の一行目のデータの比較手順の終りでＣＡ
ＭコントローラがＲＢＳラインのハイレベルを検知する
と、このことはレジスタに記憶されたキーデータの一個
あるいはそれ以上の全体の一致がその行で見出されたこ
とを示している。−行［１の一致したデータストリング
のアドレスは、左→右（う先ユニット６１とエンコーダ
ユニット６２とによって与えられる。

左→右漫先回路９はフラグシフトレジスタ８にセラ１〜
された左端のビットのアドレスをバス２に設定する。第
３図に示す優先ユニツ１〜６１は、２個の２入力Ｎ　Ｏ
Ｒケ−トロ　６　Ａ　、　６６　Ｂ　８３個のトランジ
スタ７０−７２とより構成され、さらにトランジスタ６
８．６９とインバータ６７とを有している。

ＮＯＲゲート６６Ａの一方の入力ポートはシフトレジス
タユニット５９のディスエーブル出力ボート２６につな
がる導体５２に接続されている。

ＮＯＲゲー１−６６　Ａの池の入カポ−１−は、ＰＣＬ
Ｋボー１へ８１に制御されるトランジスタ６８を介して
電源電圧■。０に接続される導体７８に接続されている
。ＮＯＲゲート６６△の出力ボートはトランジスタ７３
を介してエンコーダ６２を形成する４個のセル７４−７
７に接続されている。

ＮＯＲゲート６６Ａの出力はシフトレジスタユニツ［−
５９のＡＮＤゲーｌ〜４５の入力の一方にも接続され、
この他方の入力はシフトレジスタユニットのＲＦＣＳボ
ー１〜４１に接続されている。

導体７８と導体７９はゲートが導体５２に接続されたト
ランジスタ７０によって結合される。導体５２が０−レ
ベルであると、トランジスタ７０は非導通であり導体７
８を導体７．９から切離している。導体５２がハイレベ
ルであると、トランジスタ７０は導通し導体７８と導体
７９とを互いに接続する。

Ｎ　Ｏ１１ゲート６６Ｂの一方の入力ポートは導体７９
に接続され、他方の入力ポートはＰＣＬＫボート８ｏに
接続されている。ＮＯＲゲート６６Ｂの出力ボートはト
ランジスタ７１のゲートに接続され、そのソース・ドレ
インは導体７９とアースとの間に接続されている。ＰＣ
ＬＫボート８ｏもトランジスタ７２に接続され、そして
ハイレベルの時に電源■。Ｃを１〜ランジスタを介して
導体７９に接続する。ＰＣＬＫボートはインバータ６７
の入力ポートに接続され、その出力によってトランジス
タ７３と、導体７８とアース間に接続されたトランジス
タ６９とを制御している。

この実浦例においては、エンコーダユニット６２はトラ
ンジスタ７３ど４個のセルフ４−７７とより構成されて
いるが、セルの数は、バスに設定されるコードによって
各ユニット毎に変化する。

セルはうイン８２に接続されており、ライン８２はトラ
ンジスタ６３を介した電源■Ｃｏからの電流によってハ
イレベルになっている。トランジスタ７３が導通し、か
つ、ＮＯＲゲート６６Ａの出力がハイレベルである時、
セルフ４−７７によってパスライン８２はセル位置によ
って決定されるコードをとる。図示するエンコーダユニ
ツ１−６２にＪ３いては、パスライン８２はコード０１
００１０をどる。この６ビツトコードは、セットされた
フラグの状態がシフトレジスタユニット５９に記憶され
ているパイ１−の列アドレスである。このアドレスはト
ランジスクロ４を介し、ＲＦＣ８信号に応答してバス２
に送られる。

左→右優先ユニットの動作を次に説明する。ここでハイ
レベルがシフトレジスタユニット５９に設定された、す
なわち導体５２がローレベルとなったと仮定する。一連
の比較手順の最後でＣＡＭコントローラがＲＢＳライン
上のハイレベルを検知すると、ＰＣＬＫパルスをＰＣＬ
Ｋボート８０゜８１に与える。このパルスは１〜ランジ
スタロ８゜７２をアクテイヴとして電源Ｖ。０を導体７
８．７９に接続する。インバータ６７の出力はＰＣＬＫ
パルスがハイレベルとなるとローレベルとなるので、１
−ランジスタロ９．７３は非導通となる。さらに、ＮＯ
Ｒゲート６６Ｂの出力はローレベルでありトランジスタ
７１は非導通状態である。導体７８上のハイレベルはＮ
ｏｔ”（ゲート６６△の出カポ−１−をローレベルとす
る。

ＰＣＬＫパルスがローレベルとなると、トランジスタ６
８．７２は導通状態を停止し、ＮＯＲゲー１〜６６Ｂと
インバータ６７の出力はハイレベルとなる。従って、ト
ランジスタ７１．６９は導通するのでライン７９．７８
をアースに落とり。

ＮＯＲゲー１−６６への２個のローレベル入力と、導体
５２のローレベルとによって、その出力ボートはハイレ
ベルとなる。トランジスタ７３ｆまインバータ６７のハ
イレベル出力により導通してＪ３す、ＮＯＲゲート６６
△のハイレベル出力をセルフ４−７７に送る。セルがア
クテイヴとなされてピッ１〜バクーン“０１００１０”
を６本の導体８２に出力する。

ＰＣＬＫポートがローレベルである間、ＣＡＭコントロ
ーラはＲＦＣＳパルスをつくり、このパルスはトランジ
スタ６４をイネーブルとし導体８゜２上のビットパター
ンを７ドレス／データバス２に送る。ＲＦＣ８信号はＡ
ＮＤゲート４５の一入力としてシフｌ−レジスタユニッ
ト５９にも供給され、シフトレジスタユニット５９のフ
ラグビットを生じさせる。その結果導体５２のハイレベ
ルがセル５７をアクティヴとしＲＢＳライン６５をロー
レベルに落ず。

導体５２のハイレベルはＮＯＲゲート６６Ａの出力をロ
ーレベルとし、その結果ＡＮＩ）ゲー１−４５の出力ポ
ートをローレベルとする。リセット値は以上のようにし
てシフトレジスタユニット５９にラッチされ、ＲＦＣ８
信号はここでなくなる。

ちしＣＡＭコントローラがＲＢＳライン６５がハイレベ
ルを維持しているのを検知すると、このことは１個ある
いはそれ以上のフラグビットが他のシフトレジスタユニ
ットにセットされていることを示している。これらをア
クセスするためにさらにＰＣＬＫとＲＦＣＳパルスが与
えられる。シフトレジスタユニット５９のリセットが終
ると、導体５２はハイレベルを保持する。従って、ＮＯ
Ｒゲート６６Ａの出力はローレベルを維持し、セルフ４
−７７はアクティヴとされず、そしてトランジスタ７０
は導通している。ここで導体７８゜７９はＵいに接続さ
れ、ＰＣＬＫボート８１およびＩ！ｌ連する回路からの
信号を、セットフラグを有した左−→右優先ユニットの
右側の優先ユニットのセルに直接送る。

大容量のメモリは個々のメモリを第５図に示すようにＵ
いにリンクさせることによって上述のようにＶ−チが可
能である。各ＣＡＭのシフト出力ボートは右側の次のＣ
ＡＭのシフト入力ボートに接続されている。列の左端の
ＣＡＭ９１のシフト入力ボートは導体９６を介してＣＡ
Ｍコントローラ９５のシフト出力ボートに接続され、Ｃ
ＡＭコントローラのシフト入力ボートは導体９８を介し
て列の右端のＣＡＭ９４に接続されている。

この構成によれば、単一のＣＡＭが一度に６４バイトし
かサーチできないのに対して２５６バイトを同時に→ノ
ーチできる。各ＣＡＭが２５６にの記憶素子を有すると
すると、第５図のＣＡＭの容量は１Ｍバイトとなる。Ｃ
ＡＭをこのように相互に直接接続することによって、サ
ーチする少量のデータを４個のＣＡＭの最上段の行にの
み記憶できる。従って、４組のコンパレータのサーチ能
力を一度に使用できる。このことは、おおよそＣＡＭの
数だけそのサーチ速度が高められる効果をもたらす。も
ちろん、サーチの最小時間は一行をサーチするに必要な
時間である。

行の境界を超える可変長データストリングのサーチは、
第６図のＣＡＭコントローラに示されるように、打開の
中間結果を記憶するタツプイ４きシフトレジスタ１０１
を備えることにより可能である。シフトレジスタの長さ
は、サーチされるキーデータストリングを保持するに必
要なレジスフ段数の函数として、ホス１〜システムによ
って、あるいは自動的にＣＡＭコントローラにＪ：って
設定できる。

以上の説明に関連して更に以下の項を開示する。

（１）　　ブロック毎にアクセス可能な複数個の記ａＸ
子を有した記憶手段であって、該ブロックは各々特定の
順序にある複数個の等しいグループに同数の記憶素子を
有する前記記憶手段、各ブロックのグループに各々対応
した複数個のコンパレータを有したコンパレータ手段で
あって、各コンパレータは前記グループの記憶素子の数
と同数の第１　Ｊｊよび第２の入力を有し、第１および
第２の入力に入力されたデータビットが同一か否かを示
す一致表示をつくる前記コンパレータ手段、複数個のデ
ータビット群より成る入力キーコードを記憶する手段で
あって、各データビット群は前記グループの記憶素子の
数と同数のデータビットを有する前記手段、及び、記憶
手段の記＋ｆ：１素子ブロックを遣１尺的にアクセスし
てそこに記憶されたデータビットをコンパレータの第１
の入力に同時に入力し、かつ、入力キーコードのデータ
ビット群をコンパレータの第２の入力に同時に入力する
制御手段とを有する内容アドレス式メモリにおいて、コ
ンパレータ手段のコンパレータに各々対応した記憶素子
を有するフラッグレジスタ手段を備え、前記コンパレー
タによる一致表示はフラッグレジスタ手段の記憶素子に
記憶され、前記制御手段は入力キーコードのデータビッ
ト群を所定の順序で連続して各コンパレータの第２の入
力に入力し、各コンパレータは、入力キーコードの直前
のデータビット群と比較の後、前記特定の順序において
前の段階にある直前のコンパレータににる比較が前記グ
ループと一致しないという表示を示した時、同コンパレ
ータをディスエーブルする手段を有し、入力キーコード
の最終データビット群と比較した後ロンパレータの一致
しているという表示に応答して、アクセスされたブロッ
ク内の入力キーコードと一致するデータビットグループ
の位置を同定する出力手段を備えている内容アドレス式
メモリ。

（２）　　出力手段は、記憶手段中に見出された各一致
データビットグループの位置を表わす符号化出力信号を
つくるエンコーダ手段を含む第１項記載の内容アドレス
式メモリ。

（３）　　出力手段は、記憶手段中に１個以上の一致デ
ータピットグループを見出した時、符号化出力信号を連
続してつくりだす第２項記載の内容アドレス式メモリ。

（４）　　フラグレジスタ手段は、記憶素子がコンパレ
ータ手段のコンパレータによる一致表示を受け、かつ、
記憶するために各々接続されたシフトレジスタと、シフ
トレジスタに記憶された一致表示を、入力キーコードの
各データビット群の比較の後、シフトレジスタの各段に
沿ってシフトさせる手段と、そして、記憶された一致表
示から得られる信号をコンパレータ手段の各コンパレー
タに入力し、−数表示が得られた時コンパレータの比（
５）　　シフトレジスタはブロックのデータビットグル
ープの数よりも多くの段数を有し、もっであるブロック
の最後のデータピッ１−グループから（ηられた一致表
示を、次のブロックの最初のグループの比較を制御する
ために可能とし、制御手段はブロックを連続してアクセ
スする第４項記載の内容アドレス式メモリ。

（６）　　記憶手段は、行と列に配列されたバイナリデ
ータ記憶素子と複数本の導体より成り、行に関する導体
が記憶素子を行単位でアドレスして列に関する導体上の
記憶データを表わすデータ信号をつくり、各行の記憶素
子は制御手段によってアの何れかに記載の内容アドレス
式メモリ。

（７）　　制御手段は、記憶素子の行を連続的にアドレ
スするようになっている第６項記載の内容アドレス式メ
モリ。

の内容アドレス式メモリ。

は第８項記載の内容アドレス式メモリ。

（１０）記憶手段の行がアドレスされ、かつ、データ信
号が列導体上につくられる毎に、全体の入力コードが群
毎に次々とコンパレータ手段に入力される第８項記載の
内容アドレス式メモリ。

（１１）符号化出力信号を記憶素子のアクセスされたブ
［ｌツクのアドレスと結合して、入力キーコードと一致
した全アドレスの表示をつくる手段を有している第２項
記載の内容アドレス式メモリ。

（１２）コンパレータの手段は、マスクデータビットｌ
ｉＴ用の入力を含み、このマスクデータビット（Ｊは、
れ１の一致の程度を計画する際にもし必要ならば、各市
のどのデータビットの比較を一致表示を冑たちのとして
取扱うかを示している第３項記載の内容アドレスメモリ
。

（１３）同一サイズの多ビットデータ群を有する入力キ
ー］−ドの位置をメモリ中に見出１方法であって、キー
コードと同一サイズの複数周のデータグループがメモリ
から同時にアクセスされてキーコードの選択されたデー
タ群と同時に比較され、キーコードのデータ群は連続的
に選択され、そして、比較の結果によって必藍な位置の
表示を与え、メモリの特定データグループとキーコード
のデータ群の比較は、キーコードの前のデータ群がメモ
リ中の特定のデータグループに一致した時のみ可能とさ
れ、もつで、キーコードの最終データ群との一致検出が
キーコードの全体との一致の位置を示す入力キーコード
の位置をメモリ中に見出す方法。

（１４）メモリは、行と列に配列された記憶素子を含み
、記憶されたデータは一度に一行がアクセスされて列導
体上の複数のデータ信号グループをつくる第１３項記載
の方法。

（１５）キーコードのデータ群と同時にメモリからアク
セスされた複数のデータグループとの比較によって得ら
れた一致表示は、シフトレジスタに（１６）同時にメモ
リからアクセ、スされた複数のデータグループと、キー
コードを構成する複数のデータ群の群とは、次の複数の
データグループが５項記載の方、法。

（１７）同一サイズの多ビットデータ群を有する入力キ
ーコードの位置をメモリ中に見出す方法であって、キー
コードと同一サイズの複数個の多ビツトグループを含む
ブロックをメモリから同時にアクヒスし、アクセスされ
たすべてのグループとキーコードの最初のデータ群とを
同時に比較し、アクセスされたブロックのどのグループ
がキーコードの最初のデータ群と一致するかを示し、同
時に、キーコードの第２のデータ群を、キーコードの第
１のデータ群と一致するとして示されたグループの次の
順序にあるアクセスブロックのグループのみと比較し、
アクセスブロックのどのグループの対がキーコードの第
１および第２のデータ群と一致するかを示し、キーコー
ドのすべてのデータ群がアクセスブロックのグループと
比較されるまで、あるいは、一致グループが見出されな
いために比較が禁止されるまで前記比較ステップおよび
一致を示すステップを繰返し、そして、すべてのメ七り
がアクセスされるまでメモリからアクセスされた他のブ
ロックに対して前記比較ステップおよび一致を示すステ
ップを繰返す入力キーコードの位置をメモリ中に見出す
方法。

【図面の簡単な説明】

第１図は２５６にビットの内容アドレス式メモリのブロ
ック図、 第２図は第１図のメモリに使用して適切な８ピッ１−コ
ンパレータの回路図、 第３図は第１図のフラグシフトレジスタ、エン二１−ダ
および浸入回路の一段を示す回路、第４ａ図、第４ｂ図
、第４Ｃ図は、第２図および第３図に使用した６準化さ
れない回路シンボルを説明する図、 第５図は多内容アドレス式メモリを示１図、そして 第６図は中間データを記憶するタップ付シフトレジスタ
を使用した内容アドレス式メモリのコントローラを示す
図である。 １・・・・・・メモリ、２・・・・・・バス、３・・・
・・・行選択回路、４・・・・・・センスアンプと列選
択回路、７・・・・・・１バイト長コンパレータ、８・
・・・・・シフトレジスタ、９・・・・・・左→右優先
回路とエンコーダ、５９・・・・・・フラグシフトレジ
スタユニット、６１・・・・・・左→右優先回路、６２
・・・・・・エンコーダユニット。

Claims (1)

【特許請求の範囲】
1. （１）ブロック毎にアクセス可能な複数個の記憶素子を
   有した記憶手段であつて、該ブロックは各々特定の順序
   にある複数個の等しいグループに同数の記憶素子を有す
   る前記記憶手段、各ブロックのグループに各々対応した
   複数個のコンパレータを有したコンパレータ手段であつ
   て、各コンパレータは前記グループの記憶素子の数と同
   数の第１および第２の入力を有し、第１および第２の入
   力に入力されたデータビットが同一か否かを示す一致表
   示をつくる前記コンパレータ手段、複数個のデータビッ
   ト群より成る入力キーコードを記憶する手段であつて、
   各データビット群は前記グループの記憶素子の数と同数
   のデータビットを有する前記手段、及び、記憶手段の記
   憶素子ブロックを選択的にアクセスしてそこに記憶され
   たデータビットをコンパレータの第１の入力に同時に入
   力し、かつ、入力キーコードのデータビット群をコンパ
   レータの第２の入力に同時に入力する制御手段とを有す
   る内容アドレス式メモリにおいて、コンパレータ手段の
   コンパレータに各々対応した記憶素子を有するフラッグ
   レジスタ手段を備え、前記コンパレータによる一致表示
   はフラッグレジスタ手段の記憶素子に記憶され、前記制
   御手段は入力キーコードのデータビット群を所定の順序
   で連続して各コンパレータの第２の入力に入力し、各コ
   ンパレータは、入力キーコードの直前のデータビット群
   と比較の後、前記特定の順序において前の段階にある直
   前のコンパレータによる比較が前記グループと一致しな
   いという表示を示した時、同コンパレータをディスエー
   ブルする手段を有し、入力キーコードの最終データビッ
   ト群と比較した後コンパレータの一致しているという表
   示に応答して、アクセスされたブロック内の入力キーコ
   ードと一致するデータビットグループの位置を同定する
   出力手段を備えている内容アドレス式メモリ。（２）同
   一サイズの多ビットデータ群を有する入力キーコードの
   位置をメモリ中に見出す方法であって、キーコードと同
   一サイズの複数個のデータグループがメモリから同時に
   アクセスされてキーコードの選択されたデータ群と同時
   に比較され、キーコードのデータ群は連続的に選択され
   、そして、比較の結果によつて必要な位置の表示を与え
   、メモリの特定データグループとキーコードのデータ群
   の比較は、キーコードの前のデータ群がメモリ中の特定
   のデータグループに一致した時のみ可能とされ、もつて
   、キーコードの最終データ群との一致検出がキーコード
   の全体との一致の位置を示す、入力キーコードの位置を
   メモリ中に見出す方法。