JPS62264652A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62264652A JPS62264652A JP61108809A JP10880986A JPS62264652A JP S62264652 A JPS62264652 A JP S62264652A JP 61108809 A JP61108809 A JP 61108809A JP 10880986 A JP10880986 A JP 10880986A JP S62264652 A JPS62264652 A JP S62264652A
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- JP
- Japan
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- output circuit
- testing
- circuit
- signal line
- input
- Prior art date
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- Granted
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特に大規模で複合化
した半導体集積回路をテストする際のテスト端子低減の
ための回路構成に関する。
した半導体集積回路をテストする際のテスト端子低減の
ための回路構成に関する。
［従来の技術］
近年、半導体集積回路製造の微細化技術の著しい進歩と
システム化の要求にＬり、半導体集積回路の大規模化、
複合化が進んでいる。
システム化の要求にＬり、半導体集積回路の大規模化、
複合化が進んでいる。
一般的に、１チツプに集積される回路量が増加すると入
出力端子数も増加する傾向にあり、大規模化と共に多ピ
ン化が進んでいる。従って、こｎらの半導体集積回路を
テストするテスト装置も多ビン化の傾向にあり、非常に
高価なものになってきている。
出力端子数も増加する傾向にあり、大規模化と共に多ピ
ン化が進んでいる。従って、こｎらの半導体集積回路を
テストするテスト装置も多ビン化の傾向にあり、非常に
高価なものになってきている。
更に半導体集積回路の大規模化Φ複合化の傾向は、従来
複数のチップに分割していた機能を１つのチップにまと
めるシステム化をもたらしている。
複数のチップに分割していた機能を１つのチップにまと
めるシステム化をもたらしている。
このため、半導体集積回路は、内部領域に複数の機能単
位の出力をワイヤード（バス接続）しタフ、双方向回路
が含まれるなど、より複雑化してきている。
位の出力をワイヤード（バス接続）しタフ、双方向回路
が含まれるなど、より複雑化してきている。
このような半導体集積回路をテストする手段として最も
一般的な方法が回路分割法であり、広く用いらｎている
。
一般的な方法が回路分割法であり、広く用いらｎている
。
この方法は第２図に示すように半導体集積回路１をいく
つかのまとまった機能単位４． ５． ６゜７に分割し
、テスト時には、テストしょうとする分割単位を直接チ
ップの入出力端子２，３がら制御してテストする方法で
ある。
つかのまとまった機能単位４． ５． ６゜７に分割し
、テスト時には、テストしょうとする分割単位を直接チ
ップの入出力端子２，３がら制御してテストする方法で
ある。
上述した回路分割法による具体例を第３図に示す。この
例の分割単位の境界に存在する信号線４０には、分割単
位３０から３２までの回路で３つの出力回路と２つの入
力回路とが接続さ几ている。
例の分割単位の境界に存在する信号線４０には、分割単
位３０から３２までの回路で３つの出力回路と２つの入
力回路とが接続さ几ている。
今、分割単位３０に着目して、この分割単位をテストす
る場合には、分割単位３１．３２の出力回路を高インピ
ーダンス状態にし、分割単位３０が出力モードである場
合は、付加出力回路６０ｔ−高インピーダンス状態にし
出力回路２０の信号をセレクター回路８０ｔｌ−経由し
て出力端子９０に出力し、テストする。
る場合には、分割単位３１．３２の出力回路を高インピ
ーダンス状態にし、分割単位３０が出力モードである場
合は、付加出力回路６０ｔ−高インピーダンス状態にし
出力回路２０の信号をセレクター回路８０ｔｌ−経由し
て出力端子９０に出力し、テストする。
次に入力モード時には、出力回路２０に高インピーダン
ス状態になるから、所望の入力信号を入力端子７０から
入力し、付加出力回路６０を経由して入力回路１０に供
給してテストヲ行なってぃた。
ス状態になるから、所望の入力信号を入力端子７０から
入力し、付加出力回路６０を経由して入力回路１０に供
給してテストヲ行なってぃた。
−１、通常動作時には付加出力＠！６０は信号線４０か
ら電気的に切り離しておく必要があるため、入力端子７
１にニジ出力を高インピーダンス状態に制御していた。
ら電気的に切り離しておく必要があるため、入力端子７
１にニジ出力を高インピーダンス状態に制御していた。
上述した従来のテスト回路の回路構成では、分割単位の
境界に存在する信号線の部分には、付加出力回路の出力
を高インピーダンス状態に制御する端子を設ける必要が
あり、テスト用信号端子数を増大させている。
境界に存在する信号線の部分には、付加出力回路の出力
を高インピーダンス状態に制御する端子を設ける必要が
あり、テスト用信号端子数を増大させている。
このためテスト装置により多ピンのものが要求され、高
価なテスト装置が必要となるため、経済的なテストが行
なえない欠点がある。更に、必要入出力端子数の増大に
エフチップサイズが大きくなったり、テスト用信号端子
のために本来動作に使用できる入力、出力端子数が制限
さｎるという欠点があった。
価なテスト装置が必要となるため、経済的なテストが行
なえない欠点がある。更に、必要入出力端子数の増大に
エフチップサイズが大きくなったり、テスト用信号端子
のために本来動作に使用できる入力、出力端子数が制限
さｎるという欠点があった。
本発明の半導体集積回路は、内部領域に複数の出力回路
と少なくとも１つ以上の入力回路とが接続さルている信
号１ｌｉｌ！を含む半導体集積回路において、該信号線
に論理的に定まっｔ定電位を与えるためのプルアップあ
るいはプルダウン素子とプルアップあるいはプルダウン
した状態と論理的に反対の信号を該信号線に供給する出
力回路とを有することを特徴とする。
と少なくとも１つ以上の入力回路とが接続さルている信
号１ｌｉｌ！を含む半導体集積回路において、該信号線
に論理的に定まっｔ定電位を与えるためのプルアップあ
るいはプルダウン素子とプルアップあるいはプルダウン
した状態と論理的に反対の信号を該信号線に供給する出
力回路とを有することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示す図である。
今、回路分割法にエフ、分割単位３０をテストする場合
には、分割単位３１．３２の出力回路の出力を高インピ
ーダンス状態として信号線４０から電気的に切り離し几
状態とし、分割単位３０が出力モードである場合には、
人力信号用付加出力回路６０の出力も入力端子７０Ｖｃ
エクオフ状態になるよう制御し、信号線４０はプルアッ
プ抵抗５０で電源ＶＤＤにプルアップされた状態にする
。この時出力モードであるから、最終的には信号線４０
は出力回路２０で定まる状態になり、セレクター回路８
０を経由して外部の出力端子９０で検出し、テストが行
なわれる。
には、分割単位３１．３２の出力回路の出力を高インピ
ーダンス状態として信号線４０から電気的に切り離し几
状態とし、分割単位３０が出力モードである場合には、
人力信号用付加出力回路６０の出力も入力端子７０Ｖｃ
エクオフ状態になるよう制御し、信号線４０はプルアッ
プ抵抗５０で電源ＶＤＤにプルアップされた状態にする
。この時出力モードであるから、最終的には信号線４０
は出力回路２０で定まる状態になり、セレクター回路８
０を経由して外部の出力端子９０で検出し、テストが行
なわれる。
また、分割単位３０が入力モード時ｉＣハ、出力回路２
０の出力は信号線４０に接続されている他の分割単位３
１．３２の出力回路の出力と同様高インピーダンス状態
になる。従って入力回路１０には付加出力口Ｗ＆６０’
ｉ経由して入力端子７０からの入力信号が供給さ几る。
０の出力は信号線４０に接続されている他の分割単位３
１．３２の出力回路の出力と同様高インピーダンス状態
になる。従って入力回路１０には付加出力口Ｗ＆６０’
ｉ経由して入力端子７０からの入力信号が供給さ几る。
例えば、論理上の低レベルを入力する時に、付加出力回
路６０ｔ−オン状態に制御し、逆に高レベルを入力する
時に付加出力回路６（１−オフ状態に制御し、プルアッ
プ抵抗５０１Ｃエク信号線４０を高レベルし、入力回路
１００入力信号とする。
路６０ｔ−オン状態に制御し、逆に高レベルを入力する
時に付加出力回路６（１−オフ状態に制御し、プルアッ
プ抵抗５０１Ｃエク信号線４０を高レベルし、入力回路
１００入力信号とする。
次に１通常製作時には、従来と同様、付加出力回路６０
を信号線４０から電気的に切り離した状態にしなければ
ならないが、入力端子７０にＬ？）付加出力回路６０を
オフ状態に制御すれば、信号線４０はプルアップ抵抗５
０でプルアップさ扛ている状態と等価であり、全く通常
動作に支障はない。
を信号線４０から電気的に切り離した状態にしなければ
ならないが、入力端子７０にＬ？）付加出力回路６０を
オフ状態に制御すれば、信号線４０はプルアップ抵抗５
０でプルアップさ扛ている状態と等価であり、全く通常
動作に支障はない。
以上説明したように本発明は、半導体集積回路の内部領
域で複数の出力回路と１つ以上の入力回路とが接続され
る信号線にプルアップあるいはプルダウンする素子と外
部信号にエフオン、オフを制御できる付加出力回路とを
接続することに：り、付加出力回路の出力を高インピー
ダンスに制御するテスト用端子を設けることなく、必要
時以外付加出力回路を電気的に切り離すことができる効
果がある。
域で複数の出力回路と１つ以上の入力回路とが接続され
る信号線にプルアップあるいはプルダウンする素子と外
部信号にエフオン、オフを制御できる付加出力回路とを
接続することに：り、付加出力回路の出力を高インピー
ダンスに制御するテスト用端子を設けることなく、必要
時以外付加出力回路を電気的に切り離すことができる効
果がある。
こｎに工り、従来に比較して、テスト用端子数を大幅に
低減でき、テスト装置のピン数を少なく丁ませることが
できるため、安価なテスト装置で測定できるため、経済
的なテストが行なえる効果がある。
低減でき、テスト装置のピン数を少なく丁ませることが
できるため、安価なテスト装置で測定できるため、経済
的なテストが行なえる効果がある。
また、チップサイズが入出力端子数で定まる場合ＫＨ１
必要端子数が低減できる分、チップサイズを小さくでき
る。
必要端子数が低減できる分、チップサイズを小さくでき
る。
この他、従来に比ベテスト用端子が低減できるだけ、通
常動作のため信号に使用できる端子数を増加できる効果
もある。
常動作のため信号に使用できる端子数を増加できる効果
もある。
尚、実施例ではプルアップした場合を示しｔが、プルダ
ウンにしても、全く同様の効果が得らｎるのは言うまで
もない。
ウンにしても、全く同様の効果が得らｎるのは言うまで
もない。
第１図は本発明の一実施例を示す回路構成図、第２図は
回路分割法を説明するための説明図、第３図は従来の回
路分割における回路構成図である。 １・・・・・・半導体集積回路、２・−・・−人力部子
群、３・・・・・・出力端子群、４〜７，３０〜３２・
・・・・・分割単位、１０・・・・・−入力回路、２０
・・・・・・出力回路、４０・−・・・・信号線、５０
・・・・・−プルアップ抵抗、６０・・・・・・付加出
力回路、７０・・−・・・入力端子、８０・・−・・−
セレクター回路、９０・・−・・・出力端子。 代坪へ 計理士 内 原 旨、・、−＋１７．−
・轟−一
回路分割法を説明するための説明図、第３図は従来の回
路分割における回路構成図である。 １・・・・・・半導体集積回路、２・−・・−人力部子
群、３・・・・・・出力端子群、４〜７，３０〜３２・
・・・・・分割単位、１０・・・・・−入力回路、２０
・・・・・・出力回路、４０・−・・・・信号線、５０
・・・・・−プルアップ抵抗、６０・・・・・・付加出
力回路、７０・・−・・・入力端子、８０・・−・・−
セレクター回路、９０・・−・・・出力端子。 代坪へ 計理士 内 原 旨、・、−＋１７．−
・轟−一
Claims (1)
- 内部領域に複数の出力回路と少なくとも１つ以上の入力
回路とが接続されている信号線を含む半導体集積回路に
おいて、該信号線に論理的に定まった定電位を与えるプ
ルアップあるいはプルダウン素子とプルアップあるいは
プルダウンした状態とは論理的に反対の信号を該信号線
に供給する出力回路とを有することを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108809A JPS62264652A (ja) | 1986-05-12 | 1986-05-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108809A JPS62264652A (ja) | 1986-05-12 | 1986-05-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62264652A true JPS62264652A (ja) | 1987-11-17 |
| JPH0556868B2 JPH0556868B2 (ja) | 1993-08-20 |
Family
ID=14494038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61108809A Granted JPS62264652A (ja) | 1986-05-12 | 1986-05-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62264652A (ja) |
-
1986
- 1986-05-12 JP JP61108809A patent/JPS62264652A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0556868B2 (ja) | 1993-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |