JPH0576184B2 - - Google Patents
Info
- Publication number
- JPH0576184B2 JPH0576184B2 JP57134158A JP13415882A JPH0576184B2 JP H0576184 B2 JPH0576184 B2 JP H0576184B2 JP 57134158 A JP57134158 A JP 57134158A JP 13415882 A JP13415882 A JP 13415882A JP H0576184 B2 JPH0576184 B2 JP H0576184B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- output
- circuit
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/1778—Structural details for adapting physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/1778—Structural details for adapting physical parameters
- H03K19/17796—Structural details for adapting physical parameters for physical disposition of blocks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/401—Marks applied to devices, e.g. for alignment or identification for identification or tracking
- H10W46/403—Marks applied to devices, e.g. for alignment or identification for identification or tracking for non-wireless electrical read out
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体集積回路装置とその製造方法に
関し、特に同一半導体ウエハー（以下、ウエハー
と称す）上に多数の異種類の半導体集積回路装置
を設けて、製造するための半導体集積回路装置
（以下、ICと称す）とその製造方法に関する。
関し、特に同一半導体ウエハー（以下、ウエハー
と称す）上に多数の異種類の半導体集積回路装置
を設けて、製造するための半導体集積回路装置
（以下、ICと称す）とその製造方法に関する。
(b) 従来技術と問題点
従来、トランジスタやICを製造するには、ウ
エハー上に多数個のトランジスタ又はICを形成
し、これを分割して方形のチツプとした後、それ
ぞれのチツプを半導体容器に封入してトランジス
タ又はICに形成せしめている。
エハー上に多数個のトランジスタ又はICを形成
し、これを分割して方形のチツプとした後、それ
ぞれのチツプを半導体容器に封入してトランジス
タ又はICに形成せしめている。
且つ、１個のウエハー上に形成する多数個のチ
ツプはすべて同一種類（以下品種と呼ぶ）で構成
されており、多量生産方式によつて自動化して低
価格化をはかつてきた。しかしながら、IC技術
の進歩と共にLSI，VLSIと極めて高集積化され、
電子部品としてよりも、むしろ電子回路としての
性格が強くあらわれてきた。そのために、生産数
量が減少する一方、品種は増加し、多品種少量生
産に移行しつつある。
ツプはすべて同一種類（以下品種と呼ぶ）で構成
されており、多量生産方式によつて自動化して低
価格化をはかつてきた。しかしながら、IC技術
の進歩と共にLSI，VLSIと極めて高集積化され、
電子部品としてよりも、むしろ電子回路としての
性格が強くあらわれてきた。そのために、生産数
量が減少する一方、品種は増加し、多品種少量生
産に移行しつつある。
このように多品種少量生産となれば、同一ウエ
ハー上に多数の同一品種のICを形成し、自動化
して組立や試験を行なつても、生産量が少ないた
め生産歩留が低下して、かえつてコスト高にな
る。この歩留低下は作素の安定度に関係が深く、
作業者の慣れ不足や生産機械の条件変動が原因
で、第１図にこれを具体的に示す生産歩留と生産
数量との関係図を示す。即ち、図において帯状を
なしているのは歩留バラツキの巾を示しており、
生産数量が少ないと、歩留も低くて、そのババラ
ツキ巾も広いが、生産数量が多くなると歩留も良
くなる上に、バラツキ巾も小さくなることを図示
しているものである。
ハー上に多数の同一品種のICを形成し、自動化
して組立や試験を行なつても、生産量が少ないた
め生産歩留が低下して、かえつてコスト高にな
る。この歩留低下は作素の安定度に関係が深く、
作業者の慣れ不足や生産機械の条件変動が原因
で、第１図にこれを具体的に示す生産歩留と生産
数量との関係図を示す。即ち、図において帯状を
なしているのは歩留バラツキの巾を示しており、
生産数量が少ないと、歩留も低くて、そのババラ
ツキ巾も広いが、生産数量が多くなると歩留も良
くなる上に、バラツキ巾も小さくなることを図示
しているものである。
特に最近、電子計算機等に用いられる論理回
路、メモリ回路では応答速度を高速にする必要か
ら、著しく高集積化されて、小型化されてきてお
り、従来は多くのSSI（小型IC）、MSI（中型IC）
を回路基板に搭載し、更にそれを多数枚積み重ね
て電子回路としていたが、現在ではその回路基板
の数枚分を１つのLSI（大型IC）あるいはVLSI
（超LSI）として、使用者の要求に従つた各種パ
ツケージ（容器）に収め、そのため計算機の中央
処理装置や端末機のような電子機器は極度に小さ
くなつて、高性能化されてきている。
路、メモリ回路では応答速度を高速にする必要か
ら、著しく高集積化されて、小型化されてきてお
り、従来は多くのSSI（小型IC）、MSI（中型IC）
を回路基板に搭載し、更にそれを多数枚積み重ね
て電子回路としていたが、現在ではその回路基板
の数枚分を１つのLSI（大型IC）あるいはVLSI
（超LSI）として、使用者の要求に従つた各種パ
ツケージ（容器）に収め、そのため計算機の中央
処理装置や端末機のような電子機器は極度に小さ
くなつて、高性能化されてきている。
このようなLSL，VLSIを、上記のように多品
種少量で生産すると、生産歩留低下によるコスト
高に加えて、歩留変動のため不足するLSIを再度
生産し、益々コスト上昇に拍車をかける。例え
ば、電子機器を構成するLSIがＡ，Ｂ，Ｃ，Ｄ，
Ｅの５品種で、それぞれ１個づつが必要であると
する。今、100台の電子機器用のLSIを生産する
ため、第２図に示すようにそれぞれの品種で10枚
のウエハー１を処理して、Ａ品種は80個、Ｂ品種
は280個、Ｃ品種は100個、Ｄ品種は80個、Ｅ品種
は20個のチツプ２がえられると、Ｂ品種は180個
も余剰が生じ、Ｅ品種は80個不足する。したがつ
て、Ｅ品種は再度ウエハー処理を行なつて、不足
数量を補充しなければならず、Ｅ品種のLSIのコ
ストは倍加する。また、Ｂ品種のLSIは余剰数量
が生じたが、電子機器は、100台以上は不要であ
るから、廃却しなければならず、それだけ材料と
処理工数の損失を招く。第２図はこれを解り易く
した図式で、チツプ２は実際のICチツプ20個に
相当する図形で示している。
種少量で生産すると、生産歩留低下によるコスト
高に加えて、歩留変動のため不足するLSIを再度
生産し、益々コスト上昇に拍車をかける。例え
ば、電子機器を構成するLSIがＡ，Ｂ，Ｃ，Ｄ，
Ｅの５品種で、それぞれ１個づつが必要であると
する。今、100台の電子機器用のLSIを生産する
ため、第２図に示すようにそれぞれの品種で10枚
のウエハー１を処理して、Ａ品種は80個、Ｂ品種
は280個、Ｃ品種は100個、Ｄ品種は80個、Ｅ品種
は20個のチツプ２がえられると、Ｂ品種は180個
も余剰が生じ、Ｅ品種は80個不足する。したがつ
て、Ｅ品種は再度ウエハー処理を行なつて、不足
数量を補充しなければならず、Ｅ品種のLSIのコ
ストは倍加する。また、Ｂ品種のLSIは余剰数量
が生じたが、電子機器は、100台以上は不要であ
るから、廃却しなければならず、それだけ材料と
処理工数の損失を招く。第２図はこれを解り易く
した図式で、チツプ２は実際のICチツプ20個に
相当する図形で示している。
(c) 発明の目的
本発明はこのような１種類の生産数量の減少並
びに生産歩留の変動によるコスト高を解消するた
めのICとその製造方法を提案するものである。
びに生産歩留の変動によるコスト高を解消するた
めのICとその製造方法を提案するものである。
(d) 発明の構成
その目的は、複数種類の集積回路が各々半導体
容器に収納された半導体集積回路装置であつて、
該集積回路には両端が該半導体容器の外部端子に
接続された抵抗を有し、該抵抗の抵抗値は同一種
類の集積回路の抵抗については各々同じ値に設定
され、異なる種類の集積回路の抵抗については
各々異なる値に設定されている半導体集積回路装
置、ならびに入力端子及び出力端子に接続され、
該入力端子に印加される第１の電圧範囲の信号を
受けて所定の処理を行いその結果を該出力端子に
出力する信号処理回路と、前記入力端子に接続さ
れ、前記第１の電圧範囲とは異なる第２の電圧範
囲の信号が該入力端子に入力された時、導通する
ツエナーダイオードと、該ツエナーダイオードに
接続され、該ツエナーダイオードが導通した時、
前記信号処理回路での処理結果を該出力端子に出
力するのを禁止する手段と、該ツエナーダイオー
ド及び出力端子に接続され、該ツエナーダイオー
ドが導通した時、前記信号処理回路の種類に応じ
た情報を該出力端子から出力する識別手段を有す
る半導体集積回路装置によつて達成される。
容器に収納された半導体集積回路装置であつて、
該集積回路には両端が該半導体容器の外部端子に
接続された抵抗を有し、該抵抗の抵抗値は同一種
類の集積回路の抵抗については各々同じ値に設定
され、異なる種類の集積回路の抵抗については
各々異なる値に設定されている半導体集積回路装
置、ならびに入力端子及び出力端子に接続され、
該入力端子に印加される第１の電圧範囲の信号を
受けて所定の処理を行いその結果を該出力端子に
出力する信号処理回路と、前記入力端子に接続さ
れ、前記第１の電圧範囲とは異なる第２の電圧範
囲の信号が該入力端子に入力された時、導通する
ツエナーダイオードと、該ツエナーダイオードに
接続され、該ツエナーダイオードが導通した時、
前記信号処理回路での処理結果を該出力端子に出
力するのを禁止する手段と、該ツエナーダイオー
ド及び出力端子に接続され、該ツエナーダイオー
ドが導通した時、前記信号処理回路の種類に応じ
た情報を該出力端子から出力する識別手段を有す
る半導体集積回路装置によつて達成される。
(e) 発明の実施例
以下、図面を参照して実施例により詳細に説明
する。第３図は機能回路のうち、論回路例を示し
たもので、多の入出力信号のAND回路であるが、
この例のようにICは同じ回路パターンの繰り返
し構成で、ゲートが数100ないし数1000個集合し
たLSI（大規模集積回路）でも製造工程は同様で、
更に同系統のIC例えばバイポーラトランジスタ
ならばバイポーラトランジスタのみの能動素子で
構成される論理回路となると、使用するマスクパ
ターンが異なるだけでウエハープロセスの製造工
程はたとえ品種が異つても殆んど変りがない。
する。第３図は機能回路のうち、論回路例を示し
たもので、多の入出力信号のAND回路であるが、
この例のようにICは同じ回路パターンの繰り返
し構成で、ゲートが数100ないし数1000個集合し
たLSI（大規模集積回路）でも製造工程は同様で、
更に同系統のIC例えばバイポーラトランジスタ
ならばバイポーラトランジスタのみの能動素子で
構成される論理回路となると、使用するマスクパ
ターンが異なるだけでウエハープロセスの製造工
程はたとえ品種が異つても殆んど変りがない。
本発明はこの点に着目して１機種の電子機器を
構成するすべてのあるいは複数個のLSI（IC）を
１枚のウエハーに形成させる。そうすれば、各品
種毎に少し相異するサイズやウエハープロセスの
処理温度などは、設計上同一になるように若干変
更することもおこるが、統一した分だけ多量生産
的となり、歩留の向上と安定がはかられる。更に
このようなウエハー構成にすれば工程変動に伴な
う生産歩留のバラツキが電子機器の全品種共通と
なり、余剰品が生じて、それを廃却する従来の損
失を少なくすることができる。
構成するすべてのあるいは複数個のLSI（IC）を
１枚のウエハーに形成させる。そうすれば、各品
種毎に少し相異するサイズやウエハープロセスの
処理温度などは、設計上同一になるように若干変
更することもおこるが、統一した分だけ多量生産
的となり、歩留の向上と安定がはかられる。更に
このようなウエハー構成にすれば工程変動に伴な
う生産歩留のバラツキが電子機器の全品種共通と
なり、余剰品が生じて、それを廃却する従来の損
失を少なくすることができる。
しかし、問題は選別方法であり、ウエハープロ
セスを終えてICに完成した後、ウエハープロー
ブ試験あるいは組立後の最終試験で選別しなけれ
ばならない。ウエハープローブ試験では、同上ウ
エハー上において、各品種別に分けられた試験を
行わなければならないから、試験の際の品種識別
が必要になる。
セスを終えてICに完成した後、ウエハープロー
ブ試験あるいは組立後の最終試験で選別しなけれ
ばならない。ウエハープローブ試験では、同上ウ
エハー上において、各品種別に分けられた試験を
行わなければならないから、試験の際の品種識別
が必要になる。
それには、例えば５品種Ａ〜Ｅを１個のウエハ
ー上に設けるとすると、ウエハー上の個々のIC
の空き領域又はIC間のダイシングライン域に抵
抗値の異なる抵抗素子を設け、その両端にプロー
ブ試験時にプローブ（触針）と接触する２つの余
分パツドを設けておく。更にその抵抗値は抵抗体
の幅を変化させて、例えばＡ，Ｂ，Ｃ，Ｄ，Ｅの
品種をそれぞれ10KΩ，20KΩ，30KΩ，40KΩ，
50KΩに区別して形成する。このようにして選別
して、プローブ試験した後、抵抗がダイシング帯
域に形成された場合にはダイシングにより破壊さ
れ、それは消滅する。またIC内の空き領域に形
成された場合は、破壊されないが最終試験で選別
に利用しないならば、ボンデングをしなければよ
い。
ー上に設けるとすると、ウエハー上の個々のIC
の空き領域又はIC間のダイシングライン域に抵
抗値の異なる抵抗素子を設け、その両端にプロー
ブ試験時にプローブ（触針）と接触する２つの余
分パツドを設けておく。更にその抵抗値は抵抗体
の幅を変化させて、例えばＡ，Ｂ，Ｃ，Ｄ，Ｅの
品種をそれぞれ10KΩ，20KΩ，30KΩ，40KΩ，
50KΩに区別して形成する。このようにして選別
して、プローブ試験した後、抵抗がダイシング帯
域に形成された場合にはダイシングにより破壊さ
れ、それは消滅する。またIC内の空き領域に形
成された場合は、破壊されないが最終試験で選別
に利用しないならば、ボンデングをしなければよ
い。
このようにして品種を選別した後、その品種情
報を試験用電子測機に伝え、計測機からの入力に
より別種独自のプローブ試験を行ない、ICの良
否判定が行われる。ICの良否判定と同時に、品
種別にチツプ状で選別する場合は、第４図のよう
な図示した生産方式となる。即ち、第４図は従来
の生産方式の第２図に対照させた図で、多数のウ
エハー１上に設けたＡ，Ｂ，Ｃ，Ｄ，Ｅの各品種
をプローブ試験後直ちに各チツプ２に分類するこ
とを意味したものである。このようにすれば、余
剰品の発生や工数の損失を最小限に少なくするこ
とができる。
報を試験用電子測機に伝え、計測機からの入力に
より別種独自のプローブ試験を行ない、ICの良
否判定が行われる。ICの良否判定と同時に、品
種別にチツプ状で選別する場合は、第４図のよう
な図示した生産方式となる。即ち、第４図は従来
の生産方式の第２図に対照させた図で、多数のウ
エハー１上に設けたＡ，Ｂ，Ｃ，Ｄ，Ｅの各品種
をプローブ試験後直ちに各チツプ２に分類するこ
とを意味したものである。このようにすれば、余
剰品の発生や工数の損失を最小限に少なくするこ
とができる。
また、上記のようにしてウエハープローブ試験
でICの良否を判定し、不良品を除去した後、品
種別に選別することなく、混合したまま半導体容
器にボンデングして封入する方法も採られる。第
５図はこのようなLSI３として完成させた後の選
別生産方式を示したものである。この場合は、最
終試験における各品種の選別方法が重要で、若し
半導体容器の外部端子に余分の空端子があれば、
上記説明した選別用抵抗素子の両端のパツドと、
その外部端子をボンデングして選別することがで
きる。
でICの良否を判定し、不良品を除去した後、品
種別に選別することなく、混合したまま半導体容
器にボンデングして封入する方法も採られる。第
５図はこのようなLSI３として完成させた後の選
別生産方式を示したものである。この場合は、最
終試験における各品種の選別方法が重要で、若し
半導体容器の外部端子に余分の空端子があれば、
上記説明した選別用抵抗素子の両端のパツドと、
その外部端子をボンデングして選別することがで
きる。
しかし、空端子がない場合、あるいは選別用抵
抗素子と空端子との接続が好ましくない場合に
は、既存の使用する端子から情報をえて選別しな
ければならない。第６図はこのような使用端子を
兼用して選別情報が出力される特定の回路を設け
た一実施例を示すものである。
抗素子と空端子との接続が好ましくない場合に
は、既存の使用する端子から情報をえて選別しな
ければならない。第６図はこのような使用端子を
兼用して選別情報が出力される特定の回路を設け
た一実施例を示すものである。
第６図は論理回路図の一実施例を示し、従来は
入力ゲートG1，G2，G3に入力信号が入力して、
ゲートアレイあるいはROM（読み出し専用メモ
リ）などで構成される回路Ｓの情報内容が増巾ゲ
ートA1，A2，A3を経て出力する一般的なゲート
回路で、スレーシヨルド電圧（VTH）＝1.4V，電
源電圧（Vcc）＝5Vで動作するとする。
入力ゲートG1，G2，G3に入力信号が入力して、
ゲートアレイあるいはROM（読み出し専用メモ
リ）などで構成される回路Ｓの情報内容が増巾ゲ
ートA1，A2，A3を経て出力する一般的なゲート
回路で、スレーシヨルド電圧（VTH）＝1.4V，電
源電圧（Vcc）＝5Vで動作するとする。
本発明ではこのようなゲート回路に図の点線で
囲んだ回路を付加する。即ち、ツエナーダイオー
ドZD、ゲートG4とG5、メモリＭ、増巾回路A3，
A4，A5をそれぞれのICチツプ内の空き領域に付
加形成し、ツナエーダイオードZDの動作電圧を
7V以上とする。
囲んだ回路を付加する。即ち、ツエナーダイオー
ドZD、ゲートG4とG5、メモリＭ、増巾回路A3，
A4，A5をそれぞれのICチツプ内の空き領域に付
加形成し、ツナエーダイオードZDの動作電圧を
7V以上とする。
このようにして、通常動作のための入力信号電
圧3V以下とは異なる入力信号電圧例えば10Vを、
従来と共通する入力端I1より入力すると、ZDが
“OFF”から“ON”となりゲートG4，G5が動作
し、メモリＭの情報が増巾ゲートA3，A4，A5を
通つて、通常の出力端子1，2，3から出力
する。この際、ゲートG4の出力によつて、増巾
ゲートA1，A2，A3の通常の入力信号による動作
がなされないような回路構成となつており、した
がつて高入力信号電圧10Vが印加されると、通常
のゲート動作はおこなわれない。一方、通常の入
力信号5V以下では、本発明にかかる付加回路は
ツナエーダイオードZDが働かずに遮断されるこ
とになり、メモリＭの情報は出力端1，2，
３から出力されない。
圧3V以下とは異なる入力信号電圧例えば10Vを、
従来と共通する入力端I1より入力すると、ZDが
“OFF”から“ON”となりゲートG4，G5が動作
し、メモリＭの情報が増巾ゲートA3，A4，A5を
通つて、通常の出力端子1，2，3から出力
する。この際、ゲートG4の出力によつて、増巾
ゲートA1，A2，A3の通常の入力信号による動作
がなされないような回路構成となつており、した
がつて高入力信号電圧10Vが印加されると、通常
のゲート動作はおこなわれない。一方、通常の入
力信号5V以下では、本発明にかかる付加回路は
ツナエーダイオードZDが働かずに遮断されるこ
とになり、メモリＭの情報は出力端1，2，
３から出力されない。
上記第６図に示す実施例では３個の出力端子か
ら品種の選別情報がえられるために、その組合わ
せによつて23＝８品種の選別ができる。換言すれ
ば、同一の半導体ウエハーに８品種以下を設ける
場合には、たとえ多数の通常の入力端子と出力端
子が設けられていても、１個の入力端子と３固の
出力端子を共通するだけでよい。また、４品種を
選別するだけであれば２個の出力端子を共通する
だけで充分である。
ら品種の選別情報がえられるために、その組合わ
せによつて23＝８品種の選別ができる。換言すれ
ば、同一の半導体ウエハーに８品種以下を設ける
場合には、たとえ多数の通常の入力端子と出力端
子が設けられていても、１個の入力端子と３固の
出力端子を共通するだけでよい。また、４品種を
選別するだけであれば２個の出力端子を共通する
だけで充分である。
次に第７図は本発明にかかる一実施例としての
第６図のゲート回路図を更に詳しく示した回路詳
細図である。図によつて先づ従来の入力信号動作
を説明すれば、入力端I1からVTHより低い入力信
号“Ｌ”が入力されると、ゲートG1が３個のト
ランジスタT1，T2，T3からなるTTLインバータ
であるから反転した信号“Ｈ”が出力し、また逆
にI1からTTHより高い入力信号“Ｈ”が入力され
ると出力信号は“Ｌ”となる。一方、ゲートA1
は信号の増巾のみおこなうゲートでゲート回路Ｓ
の情報として、信号“Ｌ”が入力すると出力端
１より信号“Ｌ”が出力されるが、この際ゲート
A1内のダイオードD1，D2には信号“Ｈ”即ち高
い電圧が加えられていて、トランジスタT6，T7
は通常の動作をおこなつて、トランジスタT8よ
りトランジスタT4に入力した信号“Ｈ”または
“Ｌ”がそのまま出力される。
第６図のゲート回路図を更に詳しく示した回路詳
細図である。図によつて先づ従来の入力信号動作
を説明すれば、入力端I1からVTHより低い入力信
号“Ｌ”が入力されると、ゲートG1が３個のト
ランジスタT1，T2，T3からなるTTLインバータ
であるから反転した信号“Ｈ”が出力し、また逆
にI1からTTHより高い入力信号“Ｈ”が入力され
ると出力信号は“Ｌ”となる。一方、ゲートA1
は信号の増巾のみおこなうゲートでゲート回路Ｓ
の情報として、信号“Ｌ”が入力すると出力端
１より信号“Ｌ”が出力されるが、この際ゲート
A1内のダイオードD1，D2には信号“Ｈ”即ち高
い電圧が加えられていて、トランジスタT6，T7
は通常の動作をおこなつて、トランジスタT8よ
りトランジスタT4に入力した信号“Ｈ”または
“Ｌ”がそのまま出力される。
ところが、このダイオードD1，D2に信号“Ｌ”
即ち低電圧が入力すると、トランジスタT7，T8
は働かず高インピーダンス、つまり出力はスリー
ステイト状態となつて、トランジスタT4に入力
した信号は出力端1からは出力されない。本実
施例はこれを利用した回路構成である。
即ち低電圧が入力すると、トランジスタT7，T8
は働かず高インピーダンス、つまり出力はスリー
ステイト状態となつて、トランジスタT4に入力
した信号は出力端1からは出力されない。本実
施例はこれを利用した回路構成である。
次に、品種の識別信号の出力を説明すると、通
常の入力信号（3V以下）より高い電圧の10Vが
入力端I1に加えられると、ツエナーダイオード
ZDが導通となり、ゲートG1と同様TTLゲートG4
とG5とが動作する。ゲートG4はインバータであ
るから、ダイオードZDが導通して高電圧即ち信
号“Ｈ”が入力すれば信号“Ｌ”を出力して、ゲ
ートG1のダイオードD1，D2に入り、上記したよ
うに、ゲートA1の出力が高インピーダンスとな
つて、出力されないことになる。一方、ゲート
G4の信号“Ｌ”が次段のゲートG5に入力すると、
同じくインバータであるから、増巾ゲートA4の
ダイオードD1，D2に信号“Ｈ”即ち高電圧を印
加して、高インピーダンス出力状態から解放さ
れ、メモリＭ内の情報（実施例図では“Ｈ”）を
出力端1より出力する。これが識別信号であり、
出力端2からも同様にして出力させる。尚、第
７図にはゲートG3，A3を図示していない。
常の入力信号（3V以下）より高い電圧の10Vが
入力端I1に加えられると、ツエナーダイオード
ZDが導通となり、ゲートG1と同様TTLゲートG4
とG5とが動作する。ゲートG4はインバータであ
るから、ダイオードZDが導通して高電圧即ち信
号“Ｈ”が入力すれば信号“Ｌ”を出力して、ゲ
ートG1のダイオードD1，D2に入り、上記したよ
うに、ゲートA1の出力が高インピーダンスとな
つて、出力されないことになる。一方、ゲート
G4の信号“Ｌ”が次段のゲートG5に入力すると、
同じくインバータであるから、増巾ゲートA4の
ダイオードD1，D2に信号“Ｈ”即ち高電圧を印
加して、高インピーダンス出力状態から解放さ
れ、メモリＭ内の情報（実施例図では“Ｈ”）を
出力端1より出力する。これが識別信号であり、
出力端2からも同様にして出力させる。尚、第
７図にはゲートG3，A3を図示していない。
以上は一実施例であるが、本発明はこの回路構
成に拘束されるものではなく、要するに使用端子
を共通に利用して各品種を選別することが可能で
あることを実証した回路例である。且つ、このよ
うに余分の回路部分を付加しても、回路は微細パ
ターンで形成されていてLSIにおいては数100な
いし数1000のゲートで構成される回路のわずかに
数個のゲートと小さなメモリにすぎないから、高
密度化が阻害されることはない。また、LSIに空
端子があれば、特定の識別用素子又は回路をその
空端子に接続し、上記例と同様に通常動作入力信
号と異なる入力信号によつて品種を選別すること
ができる。
成に拘束されるものではなく、要するに使用端子
を共通に利用して各品種を選別することが可能で
あることを実証した回路例である。且つ、このよ
うに余分の回路部分を付加しても、回路は微細パ
ターンで形成されていてLSIにおいては数100な
いし数1000のゲートで構成される回路のわずかに
数個のゲートと小さなメモリにすぎないから、高
密度化が阻害されることはない。また、LSIに空
端子があれば、特定の識別用素子又は回路をその
空端子に接続し、上記例と同様に通常動作入力信
号と異なる入力信号によつて品種を選別すること
ができる。
(f) 発明の効果
上記説明から判るように本発明は１枚の同一半
導体ウエハー上に異品種（異種類）のICを形成
して、ウエハープローブ試験又は最終試験などの
試験で品種をも選別できるICとその製造方法で
あり、高度に集積化して多品種化しつつある
LSI，VLSIに好適の生産方式と言うべく、本発
明によれば生産歩留が向上して低価格化すること
は勿論、品質の安定にも極めて効果があり、IC
の汎用化に大きく寄与するものである。
導体ウエハー上に異品種（異種類）のICを形成
して、ウエハープローブ試験又は最終試験などの
試験で品種をも選別できるICとその製造方法で
あり、高度に集積化して多品種化しつつある
LSI，VLSIに好適の生産方式と言うべく、本発
明によれば生産歩留が向上して低価格化すること
は勿論、品質の安定にも極めて効果があり、IC
の汎用化に大きく寄与するものである。
第１図は生産歩留と生産数量との関係図、第２
図は従来の生産方式の図式、第３図は論理回路例
の図、第４図および第５図は本発明にかかる生産
方式の図式、第６図および第７図は本発明にかか
る特定の回路を含む論理回路例の図である。 図中、１は半導体ウエハー、２はチツプ、３は
LSI、Ａ，Ｂ，Ｃ，Ｄ，Ｅは種類（品種）、I1〜I3
は入力端、1〜3は出力端、G1〜G5，A1〜A5
はゲート回路、ZD，D1，D2はダイオード、T1〜
T8はトランジスタを示す。
図は従来の生産方式の図式、第３図は論理回路例
の図、第４図および第５図は本発明にかかる生産
方式の図式、第６図および第７図は本発明にかか
る特定の回路を含む論理回路例の図である。 図中、１は半導体ウエハー、２はチツプ、３は
LSI、Ａ，Ｂ，Ｃ，Ｄ，Ｅは種類（品種）、I1〜I3
は入力端、1〜3は出力端、G1〜G5，A1〜A5
はゲート回路、ZD，D1，D2はダイオード、T1〜
T8はトランジスタを示す。
Claims (1)
- 【特許請求の範囲】 １ 複数種類の集積回路が各々半導体容器に収納
された半導体集積回路装置であつて、該集積回路
には両端が該半導体容器の外部端子に接続された
抵抗を有し、該抵抗の抵抗値は同一種類の集積回
路の抵抗については各々同じ値に設定され、異な
る種類の集積回路の抵抗については各々異なる値
に設定されていることを特徴とする半導体集積回
路装置。 ２ 入力端子I1〜I3及び出力端子1〜3に接続
され、該入力端子に印加される第１の電圧範囲の
信号を受けて所定の処理を行いその結果を該出力
端子に出力する信号処理回路Ｓと、 前記入力端子に接続され、前記第１の電圧範囲
とは異なる第２の電圧範囲の信号が該入力端子に
入力された時、導通するツエナーダイオードZD
と、 該ツエナーダイオードに接続され、該ツエナー
ダイオードが導通した時、前記信号処理回路での
処理結果を該出力端子に出力するのを禁止する手
段Ｇ４と、 該ツエナーダイオード及び出力端子に接続さ
れ、該ツエナーダイオードが導通した時、前記信
号処理回路の種類に応じた情報を該出力端子から
出力する識別手段Ｍを有することを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57134158A JPS5925258A (ja) | 1982-07-30 | 1982-07-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57134158A JPS5925258A (ja) | 1982-07-30 | 1982-07-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5925258A JPS5925258A (ja) | 1984-02-09 |
| JPH0576184B2 true JPH0576184B2 (ja) | 1993-10-22 |
Family
ID=15121813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57134158A Granted JPS5925258A (ja) | 1982-07-30 | 1982-07-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925258A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0658925B2 (ja) * | 1983-10-31 | 1994-08-03 | 株式会社東芝 | 集積回路試験装置 |
| JPS6183977A (ja) * | 1984-09-29 | 1986-04-28 | Nec Corp | 半導体装置の検査装置 |
| JPS61287315A (ja) * | 1985-06-13 | 1986-12-17 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS63148613A (ja) * | 1986-12-12 | 1988-06-21 | Nec Corp | 半導体集積回路の製造方法 |
| JPH053072Y2 (ja) * | 1987-01-26 | 1993-01-26 | ||
| JP2832994B2 (ja) * | 1989-04-21 | 1998-12-09 | 日本電気株式会社 | 半導体集積回路 |
-
1982
- 1982-07-30 JP JP57134158A patent/JPS5925258A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5925258A (ja) | 1984-02-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1025261C (zh) | 具有识别电路的半导体集成电路芯片 | |
| US4743841A (en) | Semiconductor integrated circuit including circuit elements evaluating the same and having means for testing the circuit elements | |
| JPH11251531A (ja) | 半導体装置レイアウト構造 | |
| JP2004006857A (ja) | 集積回路チップ及びそれの製造方法 | |
| EP0086310A1 (en) | Semiconductor integrated circuit device with test circuit | |
| US4180772A (en) | Large-scale integrated circuit with integral bi-directional test circuit | |
| JPH0576184B2 (ja) | ||
| US20100067294A1 (en) | Semiconductor memory device | |
| US6153450A (en) | Method of utilizing fuses to select alternative modules in a semiconductor device | |
| US5998853A (en) | Methods and apparatus for electrical marking of integrated circuits to record manufacturing test results | |
| US6222211B1 (en) | Memory package method and apparatus | |
| US11935605B2 (en) | Method for preparing semiconductor device including an electronic fuse control circuit | |
| JPH0541429A (ja) | 半導体ｉｃウエーハおよび半導体ｉｃの製造方法 | |
| US20230136774A1 (en) | Semiconductor device including an electronic fuse control circuit | |
| US7564255B2 (en) | Semiconductor integrated circuit for reducing number of contact pads to be probed in probe test | |
| WO2001073949A1 (en) | Electrical id circuit and method | |
| JP2545815B2 (ja) | 半導体集積回路の良品・不良品判別方法 | |
| US11574884B2 (en) | Multi-function bond pad | |
| KR20020045641A (ko) | 반도체 디바이스 | |
| JPS6158966B2 (ja) | ||
| JPH0864648A (ja) | 半導体ウエハ | |
| US6492706B1 (en) | Programmable pin flag | |
| JP2765467B2 (ja) | 半導体集積回路装置 | |
| JPH0567683A (ja) | 識別回路 | |
| JPS62247557A (ja) | 半導体集積回路装置 |