JPS622657A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体ｉＷの製造方法に関し、特に、バイポ
ーラ型半導体集積回路装置におけるベースのＩＩＩ引出
部の形成方法の改良に関する。

［従来の技術］ 一般にバイポーラ型半導体集積回路装置におけるトラン
ジスタは、ｐｎ接合分離、選択酸化技術を用いた践化膿
分離、または３重拡散を用いる方法などによって電気的
に独立した島内に形成される。

ここでは、酸化膜分離法によってｎｐｎ　トランジスタ
を形成する方法について述、べる。もちろん、これ以外
の上記各種分離法を用いる場合、さらにはｐ＋１ｐ　ｌ
−ランジスタについても適用できるものである。

第５八図ないし第５Ｅ図は、従来の製造方法による主要
工程段階における半導体装置の断面構造を示す図である
。以下、第５Ａ図〜第５Ｅ図を参照して従来の製造方法
について簡単に説明する。

第５Ａ図において、低不純物濃度のｐ型（ｐ−型）シリ
コン基板１にコレクタ埋込み層となる高不純物濃度のｎ
型（ｎ＋型）層２が選択的に形成される。次にシリコン
基板１およびｎ＋型層２の上にｎ−型エピタキシャル層
３が形成される。

第５Ｂ図において、下敷酸化膜１０１および窒化１！２
０１がｎ　−ｌＩａ上の所定の領域に形成される。窒化
１１２０１をマスクとしてチャンネルカット用のｐ型層
１４のアニールと同時に、窒化１１２０１をマスクとし
て厚い分離酸化膜１０２が選択酸化により形成される。

第５Ｃ図において、まず選択酸化用のマスクとして用い
られた窒化膜２０１が下敷酸化１１１０１とともに除去
される。次に、改めてイオン注入保護用の酸化膜１０３
が形成され、フォトレジストＩＩ（この段階でのフォト
レジスト膜は図示せず）をマスクとして、外部ベース層
となるｐ＋型１１５が形成される。さらに、上記フォト
レジスト膜を除去し、改めてフォトレジスト１１１３０
１を所定の形状に形成し、これをマスクとして活性ベー
ス層となるｐ型層６がイオン注入法により形成される。

第５Ｄ図において、フォトレジスト膜３０１が除去され
、次に一般に燐ガラス（ＰＳＧ）であるパッシベーショ
ン喚４０１が被着される。ベースイオン注入層５．６の
アニールとＰＳＧＩ１１４０１の焼き締めとを兼ねた熱
処理を行なって、中間段階の外部ベース層５１および活
性ベース層６１が形成される。次に、ＰＳＧｌ１４０１
の予め定められたＷＡ域にエミッタ電極用コンタクト孔
７０およびコレクタ１！楡用コンタクト孔８０が形成さ
れ、このコンタクト孔７０．８０を介してイオン注入法
によりエミツタ層となるべきｎ＋型７１７およびコレク
タ電極取出装置となるべきｎ＋型層８が形成される。

第５Ｅ図において、各イオン注入ｇをアニールし、外部
ベース１５２および活性ベース１１６２が完成され、か
つエミツタ層７１およびコレクタ電極取出！１８１が形
成される。各開孔５０．７０および８０に電機突扱は防
止（たとえばＡｍとＳｉとの反応の防止）用の金属シリ
サイドｌ１１５０１が形成される。この金属シリサイド
１１５０１には、白金シリサイド（Ｐｔ　−８ｉ　）　
、パラジウムシリサイド（ｐｄ−ｓ＋　＞などが用いら
れる。金属シリサイド膜５０１上にアルミニウムＡｉの
ような低抵抗金属を用いてベース電極配線９．エミッタ
電極配線１０およびコレクタ電極配線１１が形成される
。

［発明が解決しようとする問題点］ ところで、トランジスタの周波数特性はへ−スーコレク
タ容量およびベース抵抗などに依存する。

したがって、トランジスタの周波数特性の向上を図るに
は、これらを小さくする必要がある。上述の従来の構造
におけるｐ＋型外部ベース層５２はベース抵抗を低下さ
せるために設けられている。

しかし、この外部ベース層５２はベース−コレクタ容量
を増大させるという欠点がある。

第６図は従来の方法で製造されたトランジスタの平面パ
ターン図である。ベース抵抗は第６図に示されるエミツ
タ層７１とベース電極取出用開孔５０との距離り、に依
存する。従来の装置においては、ベース電極配１ｉｉＩ
９とエミッタ電極配線１０どの間隔と’；ｍ極配線９，
１０のそれぞれの開孔５０．７０からのはみ出し分との
合計距離となっている。したがって、フォトエツチング
の精度を向上して′Ｒ橿配線間隔を小さくしても、上述
のはみ出し分はどうしても残る。また、第６図に示され
るエミッタＭ７１ど分ａ！ｉｎ化！ＩＷＷＡとの間のベ
ースｆＩＪ域は非活性ａｍｒあり、ベース−コレクタ容
量を増大させる。この非活性領域をなくすために、エミ
ッタＨ７１が分ｗｉＩ化躾に接するウォールド・エミッ
タＦ３３１とする方法がある。しかしこの方法において
も種々の欠点が生じる。

第７八図ないし第７Ｃ図は、第６図のＸ−Ｘ線における
断面の一部を示す図である。以下、ｉ１７八図へ第７Ｃ
図を参照して従来のウォールド・エミッタ構造の問題点
について説明する。

第７ＡＩＺはベース形成のためにフォトレジスト膜３０
１をマスクとして、ｐ型不純物であるボロンを注入した
状態を示す。次に、コンタクトホールを形成するために
エミッタ領域７上の酸化ｗ１１０３を除去する必要があ
る。しかし、このウォールド・エミッタ構造においては
、第７Ｂ図に示されるように、分離酸化膜１０２の境界
Ａが酸化膜除去時にオーバエツチングされ、エミッタ領
域が第７Ｃ図にＢで示されるように深くなる。この結果
、′２！流増幅率の制御性の低下、ざらには第７Ｃ図に
示される部分Ｂのところでエミッターコレクタ間のショ
ートが生ずる危険性が大きい。

さらに、ベース抵抗を減少させる方法として、第８図に
示されるようなダブル・ベース構造とすることが多々あ
る。しかし、従来方法においては、ベース電極取出しな
どでベース領域が増大し、却ってベース−コレクタ容量
の増大を招くという欠点がある。

また、従来の製造方法においては、エミッターベース接
合が外部ベース領域の表面より深くされており、電流増
幅率の電流依存性が大きくなるという欠点もあった。す
なわち、微少低電流ｆＩｉ域において、界面（エミッタ
ー外部ベース情域等）において再結合等により電流が吸
収され、電流増幅率の制御性が劣化するという問題点が
あった。

それゆえ、この発明の目的は上述の欠点を除去しベース
抵抗およびベース−フレフタ容量を低下させ、かつ低電
流領域における電流増幅率の電流依存性を小さくし、さ
らに周波数特性の良好な半導体装置を得ることが可能な
半導体装置の１造方法を提供することである。

［問題点を解決するための手段］ この発明における半導体の製造方法は、エミッタ領域と
なる半導体基板領域上にエミッタ領域形成用の不純物拡
散源を有するシリコン膜（単結晶。

非晶質および多結晶のいずれか）を形成し、ベース領域
を一部このシリコン膜を介してイオン注入して形成し、
次にこのシリコン膜を用いてエミッタ領域を自己整合的
にベース領域内に形成する。

ざらに、自己整合的にエミッタ領域上のポリシリコン膜
とベース電極取出領域との間に絶縁膜を形成してベース
−エミッタ電極間を絶縁し、さらに自己整合的にベース
電極取出領域を形成する。このとき、エミッターベース
接合は外部ベース領域表面より浅くされてベース電極取
出部と同一の深さに形成される。

［作用コ 自己整合的にベース領域内にエミッタ領域を形成してい
るので、エミッタ領域拡散源となり、かつ金属電極に接
続されるポリシリコン膜等のバターニングマスクによっ
て自己整合的にエミッターシリコン膜周辺に最小のベー
ス電極数出鋼域が形成される。

また、エミッタ領域上のシリコン膜とベース領域上の金
属配線との間には絶縁膜が介在するだけであるので、エ
ミッターベース［１はほぼこの絶縁膜の膜厚となり小さ
くなる。

さらに、不純物拡散源となるポリシリコン膜からの不純
物をエミッタ領域となるべき領域に拡散してエミッタ領
域を形成しているので、エミッタ領域形成時のイオン注
入用にコンタクト孔を形成する必要がない。したがって
、エミッタ領域上の酸化膜を除去する必要がなく、分１
１１１ｔ酸化膜境界でのオーバエツヂングは生じること
はないので、エミッタ領域とベース領域上がほぼ平行な
状態で分離領域に接するようになる。

ざらに、エミッターベース接合が外部ベース領域表面よ
り浅（されており、再結合による電流の吸収がなく、低
電流領域における電流増幅率の電流依存性が小さくなっ
ている。

［発明の実施例］ 第１八図ないし第１Ｊ図はこの発明の一実施例である半
導体装置の製造方法の主要工程段階における断面図であ
る。以下、第１八図ないし第１Ｊ図を参照してこの発明
の一実施例である半導体装置の製造方法について説明す
る。

第１Ａ図を参照して、ｐ−型シリコン基板１の所定の領
域にｎ＋＋コレクタ埋込み層２．ｎ−型エビタキシヤル
層３．チャンネルカット用のｐ型層４０分離酸化１１１
０２．コレクタ電極数出鋼域となるｎ＋型型数散層８形
成される。この各領域の形成は、第５Ａ図および第５Ｂ
図に示される従来と同様の方法を用いて行なわれる。次
に第５Ｂ図に示される下敷酸化１１１０１および窒化１
ｍ２０１が除去された後、シリコン膜、好ましくはポリ
シリコン膜６００．窒化膜２０２および図化膜１０４が
この順に半導体基板１の表面上に形成される。次に、予
め定められたパターン形状を有するレジスト膜３０３を
マスクとして、ポリシリコン［１６００，ｉ化１！２０
２．ｔ５．にび酸化膜１ｏ４からなる多重膜をエツチン
グする。このバターニングにより、後にコレクタ電極取
出層およびエミツタ層となるｍ域にのみ、酸化膜１０４
．窒化ＷＪ２０２、ポリシリコン膜６００が残される。

第１Ｂ図を参照する。上述の工程で多層膜のバターニン
グに用いられたレジスト膜３０３をマスクとして、多層
膜に含まれる酸化１１１０４の側壁のみをサイドエツチ
ングする。この結果、酸化膜１０４はポリシリコン１１
６００および窒化１１０２０２より内側に後退する。

第１Ｃ図において、窒化１１２０２をマスクとして選択
酸化を行なって、酸化膜１０５が半導体基板表面上の所
定の領域に形成される。

第１Ｄ図において、酸化膜１０４をマスクとしてエツチ
ングを行なって窒化膜２０２Ｌｌ１５よび窒化膜２０２
の下地のポリシリコン膜６００をバターニングし、さら
にはシリコン基板（ｎ″層３の予め定められた膜厚そエ
ツチング除去し、ベース電極となるべき部分は薄くされ
る。これは、エミッタ接合（活性ベース領域−エミッタ
領域間の接合）がベース電極取出層と同一の深さに形成
されるようにすることにより電流増幅率の電流依存性を
小さくするためである。すなわち、再結合にあけるｉＩ
流Φ吸収を除去し、低電流領域においても確実に電流増
幅率を制御できるようにする。

第１Ｅ図を参照する。Ｗ化膜１０４が除去された後、窒
化１１１２０２をマスクとする選択酸化により、酸化１
１１０６がポリシリコン１１６００と酸化！１１１０５
との間の半導体基板表面上に形成される。

このとき、選択酸化は薄くされたポリシリコン膜６００
のみならずその下のｎ−型半導体領域３も若干酸化され
る程度に行なわれる。酸化膜１０６はポリシリコン１１
１１６００の側壁を覆う。

第１Ｆ図において、まず窒化膜２０２が除去ざれる。次
に、酸化１１１０６をマスクとしてポリシリコン１１６
００にｎ＋型不純物を導入し、不純物含有ポリシリコン
ｍ６０１が形成される。これによりポリシリコンＩＩＩ
　６０１はエミッタ領域形成用の不純物拡散源となる。

第１Ｇ図において、酸化膜１０６が除去された後、ｐ型
不純物がイオン注入され、イオン注入層５２”、５１．
５２．５３が形成される。このとき、酸化膜１０６が除
去さた部分のｎ−型半導体領域が外部ベース層となる。

一方、酸化膜１０５・はベース領域とコレクタ領域とを
分離するために残される。このため、酸化ＩＩＩ　０５
は第１Ｃ図における選択酸化において１μ鴎と厚く、か
つ酸化ｌｌ１１０６は第１Ｅ図における選択酸化におい
て２００〜３００　ｎｉｌと薄く形成される。また、コ
レクタ電極取出領域にイオン注入して形成される０層５
２−．５２はコレクタ電極取出用のｎ＋拡散層８により
ほとんど無視できる不純物量であり、コレクタ電極取出
拡散層８にほとんど影響を及ぼさない。また、ポリシリ
コン膜６０２　（ｐ型不純物が注入されたポリシリコン
ｍ６０１）の下の活性ベース層となるべきイオン注入領
域は、ポリシリコン膜６０２を介してｐ型不純物がイオ
ン注入されるので、外部ベース層となるべき領域５３に
比べ浅く形成される。

第１Ｈ図において、ｐ型不純物イオン注入ツのアニーリ
ングおよびポリシリコン膜６０２からのｎ＋型不純物の
シリコン基板３への拡散が同時に行なわれる。この結果
、エミッタ領域７が自己整合的に形成されるとともに、
外部ベース領域５４が活性ベース領域６よりも若干深く
かつ低抵抗に形成される。次に低ｍ（８００℃〜９００
’Ｃ８度）での酸化を行ない、ｎ＋型ポリシリコンＩＩ
！！６０３゜６０４上に厚い酸化１１１０７が、ｐ＋型
シリコン基板５４上に薄い酸化［１１０８が各々形成さ
れる。

これは、ｎ型不純物の燐または砒素などを高濃度に含む
シリコン、ポリシリコンにおいては、低温はど増速酸化
が行なわれるというよく知られた事実を利用している。

第１１図において、ポリシリコン１６０３．６０４上に
形成された酸化１１１０７．１０８に異方性エツチング
（ＲＩＥ）を行なって、外部ベース領域５４上の薄い酸
化膜１０８が除去される。ここで、ベース電極のエミツ
タ層７へのショートを防止する方法として、第１Ｈ図に
示される全表面上に窒化膜２０３を被着させ、異方性エ
ツチングによってポリシリコン膜６０３の側壁にのみ窒
化膜２０３を残した後に、再びＲＩ　Ｅ　（ＲｅａｃＮ
ｖｅｌ　ｏｎｂｅａｍ　　Ｅ　ｔｃｈｉｎｇ）法を用い
て酸化１１１０８を除去し、ポリシリコン９１６０３側
壁に酸化膜−窒化膜を残す方法があり、第１１図にはこ
の状態が示される。

第１Ｊ図において、まず、コレクタ電極取出領域８上の
厚い酸化膜１０８が除去される。次に、予め定められた
領域に選択エツチングが施され、エミッタ電極用コンタ
クト孔７０（第１Ｊ図には図示せず）およびコレクタ電
極用コンタクト孔８０が形成される。次に、たとえば１
１などの低抵抗金属を用いてベース電極配置ｉ１９．エ
ミッタ電極配線１０（第１Ｊ図には図示せず）みよびコ
レクタ電極配線１１がそれぞれ形成される。第１Ｊ図か
ら見られるように、エミッターベース間間隔はほぼポリ
シリコン１１６０３側豐の酸化膜１９７と窒化ｆｆ１２
０３との膜厚であって、ベース抵抗は非常に小さくなっ
ている。

第２図上述の発明の一実施例において製造されたトラン
ジスタの平面パターン図であり、第６図に示される従来
法のトランジスタの平面パターン図に対応するものであ
る。第２図に示されるように、エミッタ電極配４１１１
０につながるポリシリコン１１６０３は、エミッタ領域
７の拡散源となって　・いるから、図中のＡのところで
エミッタ！ｔｉ２７が分離酸化膜１０２に接することに
なる。また、第７図に示される従来の方法と異なり、エ
ミッタ領域７はポリシリコン膜６０３からの不純物拡散
により自己整合的に形成されるので、ベース領域が分離
酸化１１１０２近傍でオーバエツチングされて狭くなる
ことはない。すなわち、第３図に示されるように、エミ
ッタ領域７０と活性ベース領域６とはポリシリコンｌ１
ｌＩ６０３を介して同時に形成されるので、はぼ平行で
あり、ベース幅は一定である。したがって、ベース面積
はエミッターベースＩＫ極間のはみ出し領域がなくなっ
ていることとベース電極数出頭域が自己整合的に最小面
積で形成されていることと合わせて大幅に小さくなりベ
ース−コレクタ容量が低減される。また、第２図に見ら
れるように、ベース電極配ｔａ９はエミッタ領域７の三
方周囲に形成されているので、自動的にダブル・ベース
構造となっており、ベース領域の増大をもたＩうことな
くベース抵抗が大幅に低減される。

また、エミッタ接合が外部ベース端域表面より浅く形成
されベース電極取出層と同一の深さに形成されているの
で、界面における再結合による電流の吸収がなく、低電
流領域における電流増幅率の電流依存性が小さくなって
いる。

なお、他の実施例として第４図に示されるように、コレ
クタ電極取出領域形成用のｎ型不純物拡散を行なう代わ
りに、第１Ｇ図に示される工程においてレジスト１Ｉ３
０４をマスクとして、ベース領域の酸化５１１０６を除
去した優、選択的にｐ型不純物注入を行ない、アニール
処理を行なう。この結果、ｎ型不純物が注入されたポリ
シリコン膜６０４からｎ型不純物が拡散しＣ１極取出層
を形成することができる。

また言うまでもないが、この発明はｐｎｐ　？−ランジ
スタの製造にも適用できるものである。

［発明の効！ｌ！］ 以上のように、この発明によれば、エミッタ領域上のシ
リコン膜とベースｗ４域上の金属電極ｐ！Ａ閣には絶縁
膜が介在するだけであるので、エミッターベース間隔を
実効的に小さくでき、その結果ベース抵抗が小さくなっ
て半導体装置の周波数特性が向上する。

また、エミッタ領域形成用の不純物をエミッタ領域とな
るべき領域にポリシリコン膜を拡散源として不純物拡散
してエミッタ領域を形成し、これと同時にベース領域形
成用の不純物をさらに半導体基板に拡散してベースｖＡ
域を完成させているので、分離領域境界がオーバエツチ
ングされることがなく、エミッタ領域とベースＩＮ域と
をほぼ平行な状態で分離酸化膜領域に接するようにする
ことができる。

また、ベース電極数出鋼域がエミッタ領域形成のパター
ンに対し自己整合的に最小面積で形成されるので、非活
性ベース領域が大幅に低減される。

ざらに、第１Ａ図のレジスト５３０３のパターン寸法か
らサイドエツチングおよび選択酸化時のいわゆるバード
ビークの食い込みによって、エミツタ層を形成するポリ
シリコン膜６０３のパターン寸法は１／３以下になるの
で、容易にサブミクロン幅のエミッタ領域を実現するこ
とができる。

また、エミッタ接合が外部ベース領域表面より浅く形成
されてベース電極取出層と同一の深さとなっているので
、電流増幅率の電流依存性が小さくなっている。以上の
ようにして、周波数特性が向」１１ノだ半導体集積回路
装置の製造が可能となる。

【図面の簡単な説明】

第１八図ないし第１Ｊ図はこの発明の一実施例による１
造方法の主要工程段階における断面構造を示す因である
。第２図はこの発明の方法で製造されたトランジスタの
平面パターン図である。第３図はこの発明における半導
体装置の分離酸化膜境界近傍の断面模式垣である。第４
図はこの発明の他の実施例である半導体装置の製造方法
における断面構造図である。第５八図ないし第５Ｅ図は
従来の製造方法の主要工程段階にお番プる半導体装置の
状態を示す断面図である。第６図は従来方法で製造され
たトランジスタの平面パターン図である。第７八図ない
し第７Ｃ図は従来方法でエミツタ層を分離酸化膜に接す
るように形成した場合における分離酸化膜近傍の断面模
式図である。第８図は従来方法で製造されたダブル・ベ
ース構造のトランジスタの平面パターン図である。 図において、１はｐ−型シリコン基板、２はｎ÷型コレ
クタ埋込み層、３はｎ−型エピタキシャル層、５は外部
ベース層となるべき領域、５２゜５４は外部ベース領域
、６．６２は活性ベース領域、７．７１はエミッタ領域
、８．８１はコレクタ電極取出領域、９はベース電極配
線、１０は工ミッタ電極配線、１１はコレクタ電極配線
、５０はベース電極用コンタクト孔、７０はエミッタ電
極用コンタクト孔、８０はコレクタ電極用コンタクト孔
、１０２は分離酸化膜、１０３，１０４．。 １０５．１０６，１０７．１０８は酸化膜、２０１．２
０２．２０３は窒化層、３０３，３０４はフォトレジス
ト躾、４０１はパッシベーション膜、６００．６０１，
６０２，６０３．６０４はポリシリコン膜である。 なお、図中、同一符号は同一または相当部分を。 示す。 代　　理　　人　　　　　大　　岩　　増　　雄第１Ａ
図 萬ＩＥ図 萬ＩＦ図 第１Ｊ図 名２図 ｑ、ベース電社輔１０：エミ／ン電施鴫ｒ＋：コレ７り
ＩＪ！ｈ＝和覧　　　　ｂｏ３，６ｏ＋　：ｈ−ノシ’
）フ４第３図 第ＳＡ図 第５８図 第ＳＤ図 第７Ａ図 第８閏 ９：ベース゛を掃配線−ｌＯ：工３ッ７電穂配環１１：
　　コレ７り電仕杓陳 釦、兄７７ｏ、　ｇｏ　：　つン７７ト乳手続補正書（
自発） 特許庁長官殿　　　　　　　　　　　　　　　　圃１、
事件の表示　　　特願昭６０−１４３２０６号２、発明
の名称 半導体装置の製造方法 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄および図面の第１Ｄ図 ６、補正の内容 （１）　明細書第１７頁第１４行の「次に」を「同時に
」に訂正する。 （２）　図面の第１Ｄ図を別紙のとおり。 以上

Claims (3)

【特許請求の範囲】
1. （１）第１導電型の半導体基板上に形成され、かつエミ
   ッタ領域、コレクタ領域およびベース領域を備える半導
   体装置の製造方法であつて、前記半導体装置は分離領域
   により隣接する半導体装置と電気的に絶縁されており、 前記半導体基板表面上の予め定められた領域に、シリコ
   ン膜、窒化膜および酸化膜がこの順に堆積されてなる多
   層膜を形成する第１のステップと、前記多層膜に含まれ
   る酸化膜のみをサイドエッチングして前記窒化膜および
   前記シリコン膜より内側に後退させる第２のステップと
   、 前記窒化膜をマスクとして選択酸化を行なって前記半導
   体基板上の予め定められた領域に第１の酸化膜を形成す
   る第３のステップと、 前記サイドエッチングされた酸化膜をマスクとして前記
   窒化膜、前記シリコン膜および前記半導体基板の予め定
   められた深さの領域を選択的に異方性エッチングを行な
   つて除去する第４のステップと、 前記選択的にエッチングされた窒化膜をマスクとして選
   択酸化を行なつて、前記シリコン膜と前記第１酸化膜と
   の間の前記半導体基板表面上に第２の酸化膜を形成する
   第５のステップと、 前記第２の酸化膜をマスクとして、前記第１導電型の不
   純物を前記シリコン膜に導入する第６のステップと、 前記ベース領域の電極取出部となる領域上の前記第２の
   酸化膜を除去する第７のステップと、前記ベース領域と
   なるべき領域に、第２導電型の不純物を導入する第８の
   ステップと、 前記半導体基板に加熱処理を施して前記シリコン膜から
   前記第１導電型の不純物を前記エミッタ領域となるべき
   領域へ拡散して前記エミッタ領域を形成し、かつ同時に
   前記ベース領域を完成する第９のステップと、 前記半導体基板に低温酸化処理を施して、前記エミッタ
   領域に接続されるシリコン膜の側壁および上表面に第３
   の酸化膜を形成する第１０のステップと、 前記シリコン膜上の予め定められた領域に形成される前
   記第３の酸化膜を貫通する開孔を通してエミッタ電極を
   形成し、かつ前記半導体基板上の予め定められた領域上
   にベース電極およびコレクタ電極となる電極配線を各々
   設ける第１１のステップとを含む半導体装置の製造方法
   。
2. （２）前記第１０のステップと前記第１１のステップと
   の間において、前記エミッタ領域に接続されるシリコン
   膜に形成された第３の酸化膜の側壁にさらに窒化膜を形
   成するステップを備える、特許請求の範囲第１項記載の
   半導体装置の製造方法。
3. （３）前記第４の工程において、選択的に除去される前
   記半導体基板の予め定められた深さは、エミッターベー
   ス接合が外部ベース領域表面よりも浅くなるようにされ
   た深さである、特許請求の範囲第１項または第２項記載
   の半導体装置の製造方法。