JPH0418463B2 - - Google Patents

Info

Publication number
JPH0418463B2
JPH0418463B2 JP60191013A JP19101385A JPH0418463B2 JP H0418463 B2 JPH0418463 B2 JP H0418463B2 JP 60191013 A JP60191013 A JP 60191013A JP 19101385 A JP19101385 A JP 19101385A JP H0418463 B2 JPH0418463 B2 JP H0418463B2
Authority
JP
Japan
Prior art keywords
film
region
oxide film
base
emitter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP60191013A
Other languages
English (en)
Other versions
JPS6249663A (ja
Inventor
Kakutaro Suda
Tadashi Hirao
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP60191013A priority Critical patent/JPS6249663A/ja
Priority to US06/900,444 priority patent/US4705599A/en
Priority to GB08620790A priority patent/GB2180991B/en
Priority to GB08620788A priority patent/GB2179792B/en
Publication of JPS6249663A publication Critical patent/JPS6249663A/ja
Publication of JPH0418463B2 publication Critical patent/JPH0418463B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
    • H10D64/0112—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors using conductive layers comprising silicides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/064—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying
    • H10W20/066—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying by forming silicides of refractory metals

Landscapes

  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特
に、バイポーラ型半導体集積回路装置におけるベ
ースの電極引出部の形成方法の改良に関する。
〔従来の技術〕
一般にバイポーラ型半導体集積回路装置におけ
るトランジスタは、pn接合分離、選択酸化技術
を用いた酸化膜分離、または３重拡散を用いる方
法などによつて電気的に独立した島内に形成され
る。ここでは、酸化膜分離法によつてnpnトラン
ジスタを形成する方法について述べる。もちろ
ん、これ以外の上記各種分離法を用いる場合、さ
らにはpnpトランジスタについても適用できるも
のである。
第４Ａ図ないし第４Ｅ図は、従来の製造方法に
よる主要工程段階における酸化膜分離法によるバ
イポーラ型npnトランジスタの断面構造を示す図
である。以下、第４Ａ図〜第４Ｅ図を参照して従
来の製造方法について詳細に説明する。
第４Ａ図において、低不純物濃度のｐ型（p-
型）シリコン基板１にコレクタ埋込み層となる高
不純物濃度のｎ型（n+型）層２が選択的に形成
される。次にシリコン基板１およびn+型層２の
上にn-型エピタキシヤル層３が形成される。
次に、下敷酸化膜１０１および窒化膜２０１が
n-層３上の所定の領域に形成される。窒化膜２
０１をマスクとしてチヤンネルカツト用にｐ型不
純物をイオン注入して形成したｐ型層４のアニー
ルと同時に、窒化膜２０１をマスクとして厚い分
離酸化膜１０２が選択酸化により形成され、第４
Ｂ図の様な構造となる。
次に、選択酸化用のマスクとして用いられた窒
化膜２０１が下敷酸化膜１０１とともに除去され
た後に、改めてイオン注入保護用の酸化膜１０３
が形成され、フオトレジスト膜をマスクとして、
外部ベース層となるp+型層５が形成される。さ
らに、上記フオトレジスト膜を除去し、第４Ｃ図
に示すように改めてフオトレジスト膜３０１を所
定の形状に形成し、これをマスクとして活性ベー
ス層となるｐ型層６がイオン注入法により形成さ
れる。
次に、フオトレジスト膜３０１が除去された
後、一般にリンシリケートガラス（PSG）であ
るパツベーシヨン膜４０１が被着される。ベース
イオン注入層５，６のアニールとPSG膜４０１
の焼き締めとを兼ねた熱処理を行なつて、中間段
階の外部ベース層５１および活性ベース層６１が
形成される。その後、第４Ｄ図に示すように
PSG膜４０１の予め定められた領域にエミツタ
電極用コンタクト孔７０およびコレクタ電極用コ
ンタクト孔８０が形成され、このコンタクト孔７
０，８０を介してイオン注入法によりエミツタ層
となるべきn+型層７およびコレクト電極取出層
となるべきn+型層８が形成される。
第４Ｅ図において、各イオン注入層をアニール
し、外部ベース層５２および活性ベース層６２が
完成され、かつエミツタ層７１およびコレクタ電
極取出層８１が形成される。各開孔（５０，７０
および８０）に電極突抜け防止（たとえばAlと
Siとの反応の防止）用の金属シリサイド膜５０１
が形成される。この金属シリサイド膜５０１に
は、白金シリサイド（Pt−Si）、パラジウムシリ
サイド（Pd−Si）などが用いられる。金属シリ
サイド膜５０１上にアルミニウムAlのような低
抵抗金属を用いてベース電極配線９、エミツタ電
極配線１０およびコレクタ電極配線１１が形成さ
れる。
〔発明が解決しようとする問題点〕
ところで、トランジスタの周波数特性はベース
ーコレクタ容量およびベース抵抗などに依存す
る。したがつて、トランジスタの周波数特性の向
上を図るには、これらを小さくする必要がある。
上述の従来の構造におけるp+型外部ベース層５
２はベース抵抗を低下させるために設けられてい
る。
しかし、この外部ベース層５２はベースーコレ
クタ容量を増大させるという欠点がある。
第５図は従来の方法で製造されたトランジスタ
の平面パターン図である。ベース抵抗は第５図に
示されるエミツタ層７１とベース電極取出用開孔
５０との距離Ｄに依存する。従来の装置において
は、ベース電極配線９とエミツタ電極配線１０と
の間隔と電極配線９，１０のそれぞれの開孔５
０，７０からのはみ出し分との合計距離となつて
いる。したがつて、フオトエツチングの精度を向
上して電極配線間隔を小さくしても上述のはみ出
し分はどうしても残る。また、第５図に示される
エミツタ層７１と分離酸化膜境界Ａとの間のベー
ス領域は非活性領域であり、ベースーコレクタ容
量を増加させる。この非活性領域をなくすため
に、エミツタ層７１が分離酸化膜に接するウオー
ルド・エミツタ構造とする方法がある。しかしこ
の方法においても種々の欠点が生じる。
第６Ａ図ないし第６Ｃ図は、第５図のＸ−
X′線における断面の一部を示す図である。以下、
第６Ａ図〜第６Ｃ図を参照して従来のウオール
ド・エミツタ構造の問題点について説明する。
第６Ａ図はベース形成のためにフオトレジスト
膜３０１をマスクとして、ｐ型不純物であるボロ
ンを注入した状態を示す断面図である。次に、コ
ンタクトホールを形成するためにエミツタ領域７
上の酸化膜１０８を除去する必要がある。しか
し、このウオールド・エミツタ構造においては、
第６Ｂ図に示されるように、分離酸化膜１０２の
境界Ａが酸化膜除去時にオーバーエツチングさ
れ、エミツタ領域７１が第６Ｃ図にＢで示される
ように深くなる。この結果、電流増幅率の制御性
の低下、さらには第６Ｃ図に示される部分Ｂのと
ころでエミツターコレクタ間のシヨートが生ずる
危険性が大きい。
さらに、ベース抵抗を減少させる方法として、
第７図に示されるようなダブル・ベース構造とす
ることが多々ある。しかし、従来の方法において
は、ベース電極取出しなどでベース領域が増大
し、却つてベースーコレクタ容量の増大を招くと
いう欠点がある。
また、従来の製造方法においては、エミツター
ベース接合がベース電極取出面より深くされてお
り、電流増幅率の電流依存性が大きくなるという
欠点もあつた。すなわち、微少低電流領域におい
て、界面（エミツターベース領域等）において再
結合等により電流が吸収され、電流増幅率の制御
性が劣化するという問題点があつた。
それゆえ、この発明の目的は上述の欠点を除去
し、ベース抵抗およびベースーコレクタ容量を低
下させ、かつ低電流領域における電流増幅率の電
流依存性を小さくし、さらに周波数特性の良好な
半導体装置を得ることが可能な半導体装置の製造
方法を提供することである。
〔問題点を解決するための手段〕
この発明における半導体装置の製造方法は、エ
ミツタ領域となる半導体基板領域上にエミツタ領
域形成用の不純物拡散源を有するシリコン膜（単
結晶、非晶質および多結晶のいずれか）を形成
し、ベース領域を一部このシリコン膜を介してイ
オン注入して形成し、次にこのシリコン膜を用い
てエミツタ領域を自己整合的にベース領域内に形
成する。さらに、自己整合的にエミツタ領域上の
前記シリコン膜とベース電極取出領域との間に絶
縁膜を形成してベースーエミツタ電極間を絶縁
し、さらに自己整合的にベース電極取出領域を形
成する。このとき、エミツターベース接合はベー
ス電極取出面と同一の深さに形成される。
〔作用〕
自己整合的にベース領域内にエミツタ領域を形
成しているので、エミツタ領域拡散源となり、か
つ金属シリサイド膜に接続されるシリコン膜等の
パターンニングマスクによつて自己整合的にエミ
ツターシリコン膜周辺に最小のベース電極取出領
域が形成される。
また、エミツタ領域上のシリコン膜とベース領
域上の金属シリサイド膜による配線との間には絶
縁膜が介在するだけであるので、エミツターベー
ス間隔はほぼこの絶縁膜の膜厚となり小さくな
る。
さらに、不純物拡散源となるシリコン膜からの
不純物をエミツタ領域となるべき領域に拡散して
エミツタ領域を形成しているので、エミツタ領域
形成時のイオン注入用にコンタクト孔を形成する
必要がない。したがつて、エミツタ領域上の酸化
膜を除去する必要がなく、分離酸化膜境界でのオ
ーバーエツチングは生じることはないので、エミ
ツタ領域とベース領域とがほぼ平行な状態で分離
領域に接するようになる。
さらに、エミツターベース接合がベース電極取
出面と同一の深さに形成されており、再結合によ
る電流の吸収がなく、低電流領域における電流増
幅率の電流依存性が小さくなつている。
〔発明の実施例〕
第１Ａ図ないし第１Ｋ図はこの発明の一実施例
である酸化膜分離法によるバイポーラ型npnトラ
ンジスタの製造方法の主要工程段階における断面
図である。以下、第１Ａ図ないし第１Ｋ図を参照
してこの発明の一実施例である半導体装置の製造
方法について説明する。
第１Ａ図を参照して、p-型シリコン基板１の
所定の領域にn+型コレクタ埋込み層２、n-型エ
ピタキシヤル層３、チヤンネルカツト用のｐ型層
４、分離酸化膜１０２、コレクタ電極取出領域と
なるn+型拡散層８が形成される。この各領域の
形成は、第４Ａ図および第４Ｂ図に示される従来
と同様の方法を用いて行なわれる。次に第４Ｂ図
に示された下敷酸化膜１０１および窒化膜２０１
が除去された後、シリコン膜、好ましくはポリシ
リコン膜６００、窒化膜２０２および酸化膜１０
４がこの順に半導体基板１の表面上に形成され
る。次に、予め定められたパターン形状を有する
レジスト膜３０３をマスクとして、ポリシリコン
膜６００、窒化膜２０２および酸化膜１０４から
なる多層膜をエツチングする。このパターニング
により、後にコレクタ電極取出層およびエミツタ
層となる領域にのみ、酸化膜１０４、窒化膜２０
２、ポリシリコン膜６００が残される。
第１Ｂ図を参照する。上述の工程で多層膜のパ
ターンニングに用いられたレジスト膜３０３をマ
スクとして、多層膜に含まれる酸化膜１０４の側
壁のみをサイドエツチングする。この結果、酸化
膜１０４はポリシリコン膜６００および窒化膜２
０２より内側に後退する。
第１Ｃ図において、窒化膜２０２をマスクとし
て選択酸化を行なつて、酸化膜１０５が半導体基
板表面上の所定の領域に形成される。
第１Ｄ図において、酸化膜１０４をマスクとし
てエツチングを行なつて窒化膜２０２および窒化
膜２０２の下地のポリシリコン膜６００をパター
ンニングし、さらにはシリコン基板（n-層３）
の予め定められた膜厚をエツチング除去し、ベー
ス電極となるべき部分は薄くされる。これは、エ
ミツタ接合（活性ベース領域−エミツタ領域間の
接合）がベース電極取出面と同一の深さに形成さ
れるようにすることにより電流増幅率の電流依存
性を小さくするためである。すなわち、再結合に
よる電流の吸収を除去し、低電流領域においても
確実に電流増幅率を制御できるようにする。
第１Ｅ図を参照する。酸化膜１０４が除去され
た後、窒化膜２０２をマスクとする選択酸化によ
り、酸化膜１０６がポリシリコン膜６００と酸化
膜１０５との間の半導体基板表面上に膜厚200〜
300nｍと薄く形成される。そして、この酸化膜
１０６はポリシリコン膜６００の側壁を覆う。
第１Ｆ図において、まず窒化膜２０２が除去さ
れる。次に酸化膜１０６をマスクとしてポリシリ
コン膜６００にn+型不純物を導入し、不純物含
有ポリシリコン膜６０１が形成される。これによ
りポリシリコン膜６０１はエミツタ領域形成用の
不純物拡散源となる。
第１Ｇ図において、ベース領域およびエミツタ
領域が形成される領域を除いた半導体基板上にレ
ージスト膜３０４を形成し、このレジスト膜３０
４をマスクとして酸化膜１０６を除去する。一
方、酸化膜１０５はベース領域とコレクタ領域と
を分離するために残される。このため、酸化膜１
０５は第１Ｃ図における選択酸化において1μｍ
と厚く形成される。さらに、このレジスト膜３０
４をマスクとして、ｐ型不純物がイオン注入され
る。このとき、酸化膜１０６が除去された部分の
n-型半導体領域が外部ベース層となる。また、
ポリシリコン膜（６０２、ｐ型不純物が注入され
たポリシリコン膜６０１）の下の活性ベース層と
なるべきイオン注入領域６は、ポリシリコン膜６
０２を介してｐ型不純物がイオン注入されるの
で、外部ベース層となるべき領域５に比べ浅く形
成される。次に、このレジスト膜３０４のコレク
タ領域上の部分（第１Ｇ図注の破線の内側）のみ
を取除き、これをマスクとしてシリコンSiをイオ
ン注入する。このとき、酸化膜１０５の一部分、
外部ベース領域５およびポリシリコン膜６０２の
表面の浅い領域に注入されるシリコン層は、後に
電極引き出し線となる金属シリサイド間を形成す
るためのものである。
第１Ｈ図において、レジスト膜３０４が除去さ
れた後ｐ型不純物イオン注入層のアニーリングお
よびポリシリコン膜６０２からのn+型不純物の
シリコン基板３への拡散が同時に行なわれる。こ
の結果、エミツタ領域７が自己整合的に形成され
るとともに、外部ベース領域５１が活性ベース領
域６１よりも若干深くかつ低抵抗に形成される。
次に低温（800℃〜900℃程度）での酸化を行な
い、n+型ポリシリコン膜６０３，６０１上に厚
い酸化膜１０７が、p+型シリコン基板５１上に
薄い酸化膜１０８が、およびポリシリコン膜６０
３の側壁に酸化膜１０９が各々形成される。これ
は、ｎ型不純物の燐または砒素などを高濃度に含
むシリコン、ポリシリコンにおいては、低温ほど
増速酸化が行なわれるというよく知られた事実を
利用している。さらに、全表面に窒化膜２０３が
被着される。
第１Ｉ図において、全表面に被着された窒化膜
２０３に異方性エツチング（RIE）を行なつてポ
リシリコン膜６０３の側壁にのみ窒化膜２０３を
残した後、再びRIEによつてポリシリコン膜６０
３，６０１上および外部ベース領域５１上に形成
された酸化膜１０７，１０８に異方性エツチング
を行なつて、外部ベース領域５１上の薄い酸化膜
１０８およびポリシリコン膜６０３，６０１上の
酸化膜１０７が除去される。このようにして、ポ
リシリコン膜６０３側壁にのみ酸化膜１０９−窒
化膜２０３を残す。
第１Ｊ図において、全表面に白金Pt、チタンTi
等の金属を被着させた後、アニール処理を行な
い、第１Ｇ図においてシリコンSiをイオン注入し
た領域に白金シリサイド、チタンシリサイド等の
金属シリサイド膜を形成し（ただし、ポリシリコ
ン膜６０３側壁は窒化膜で覆われているためシリ
サイド化しない）、残つたシリサイド化しない金
属は王水にて除去する。このようにして、コレク
タ、ベースおよびエミツタ各電極の電極引き出し
線９′，１０′，１１′が形成される。
第１Ｋ図において、たとえばAlなどの低抵抗
金属を用いてベース電極配線９エミツタ電極配線
１０（第１Ｋ図には図示せず）およびコレクタ電
極配線１１がそれぞれ形成される。第１Ｋ図から
見られるように、エミツターベース間間隔はほぼ
ポリシリコン膜６０３側壁の酸化膜１０９と窒化
膜２０３との膜厚であつて、ベース抵抗は非常に
小さくなつている。
第２図は上述の発明の一実施例において製造さ
れたトランジスタの平面パターン図であり、第５
図に示される従来法のトランジスタの平面パター
ン図に対応するものである。第２図に示されるよ
うに、エミツタ電極配線１０につながるポリシリ
コン膜６０３は、エミツタ領域７の拡散源となつ
ているから、図中のＡのところでエミツタ領域７
が分散酸化膜１０２に接することになる。また、
第６図に示される従来の方法と異なり、エミツタ
領域７はポリシリコン膜６０３からの不純物拡散
により自己整合的に形成されるので、ベース領域
が分離酸化膜１０２近傍でオーバエツチングされ
て狭くなることはない。すなわち、第３図に示さ
れるように、エミツタ領域７０と活性ベース領域
６とはポリシリコン膜６０３を介して同時に形成
されるので、ほぼ平行であり、ベース幅は一定で
ある。したがつて、ベース面積はエミヅターベー
ス電極間のはみ出し領域がなくなつていることと
ベース電極取出領域が自己整合的に最小面積で形
成されていることと合わせて大幅に小さくなりベ
ースーコレクタ容量が低減される。また、第２図
に見られるように、ベース電極引き出し線９′は
エミツタ領域７の三方周囲に形成されているの
で、自動的にダブル・ベース構造となつており、
ベース領域の増大をもたらすことなくベース抵抗
が大幅に低減される。
また、エミツタ接合がベース電極取出面と同一
の深さに形成されているので、界面における再結
合による電流の吸収がなく、低電流領域における
電流増幅率の電流依存性が小さくなつている。
また言うまでもないが、この発明はpnpトラン
ジスタの製造にも適用できるものである。
〔発明の効果〕
以上のように、この発明によれば、エミツタ領
域上のシリコン膜とベース領域上の金属シリサイ
ド膜間には絶縁膜が介在するだけであるので、エ
ミツターベース間隔を実効的に小さくでき、その
結果ベース抵抗が小さくなつて半導体装置の周波
数特性が向上する。
また、エミツタ領域形成用の不純物をエミツタ
領域となるべき領域にシリコン膜を拡散源として
不純物拡散してエミツタを形成し、これと同時に
ベース領域形成用の不純物をさらに半導体基板に
拡散してベース領域を完成させているので、分離
領域境界がオーバエツチングされることがなく、
エミツタ領域とベース領域とをほぼ平行な状態で
分離酸化膜領域に接するようにすることができ
る。
また、ベース電極取出領域がエミツタ領域形成
のパターンに対し自己整合的に最小面積で形成さ
れるので、非活性ベース領域が大幅に低減され
る。
さらに、第１Ａ図のレジスト膜３０３のパター
ン寸法からサイドエツチングおよび選択酸化時の
いわゆるバードピークの食い込みによつて、エミ
ツタ層を形成するポリシリコン膜６０３のパター
ン寸法は1/3以下になるので、容易にサブミクロ
ン幅のエミツタ領域を実現することができる。
また、エミツタ接合がベース電極取出面と同一
の深さとなつているので、電流増幅率の電流依存
性が小さくなつている。以上のようにして、周波
数特性が向上した半導体集積回路装置の製造が可
能となる。
【図面の簡単な説明】
第１Ａ図ないし第１Ｋ図はこの発明の一実施例
による製造方法の主要工程段階における断面構造
を示す図である。第２図はこの発明の方法で製造
されたトランジスタの平面パターン図である。第
３図はこの発明における半導体装置の分離酸化膜
境界近傍の断面模式図である。第４Ａ図ないし第
４Ｅ図は従来の製造方法の主要工程段階における
半導体装置の状態を示す断面図である。第５図は
従来方法で製造されたトランジスタの平面パター
ン図である。第６Ａ図ないし第６Ｃ図は従来方法
でエミツタ層を分離酸化膜に接するように形成し
た場合における分離酸化膜近傍の断面模式図であ
る。第７図は従来方法で製造されたダブル・ベー
ス構造のトランジスタの平面パターン図である。 図において、１はp-型シリコン基板、２はn+
型コレクタ埋込み層、３はn-型エピタキシヤル
層、５は外部ベース層となるべき領域、５１，５
２は外部ベース領域、６，６１，６２は活性ベー
ス領域、７，７１はエミツタ領域、８，８１はコ
レクタ電極取出領域、９はベース電極配線、１０
はエミツタ電極配線、１１はコレクタ電極配線、
５０はベース電極用コンタクト孔、７０はエミツ
タ電極用コンタクト孔、８０はコレクタ電極用コ
ンタクト孔、１０２は分離酸化膜、１０３，１０
４，１０５，１０６，１０７，１０８，１０９は
酸化膜、２０２，２０３は窒化膜、３０３，３０
４はフオトレジスト膜、４０１はパツシベーシヨ
ン膜、５０１，９′，１０′，１１′は金属シリサ
イド膜、６００，６０１，６０２，６０３はポリ
シリコン膜である。 なお、図中、同一符号は同一または相当部分を
示す。

Claims (1)

  1. 【特許請求の範囲】 １ 第１導電型の半導体基板上にエミツタ領域、
    コレクタ領域およびベース領域を備える半導体装
    置の製造方法であつて、前記半導体装置は分離領
    域により隣接する他の半導体装置と電気的に絶縁
    されており、 前記半導体基板表面上にシリコン膜、窒化膜お
    よび酸化膜をこの順に堆積させ、この多層膜に対
    してエツチングを行なうことにより、前記半導体
    板基上の予め定められた領域に前記多層膜を形成
    する第１のステツプと、 前記多層膜に含まれる酸化膜のみをサイドエツ
    チングして前記窒化膜および前記シリコン膜より
    内側に後退させる第２のステツプと、 前記窒化膜をマスクとして選択酸化を行なつて
    前記半導体基板上の予め定められた領域に第１の
    酸化膜を形成する第３のステツプと、 前記サイドエツチングされた酸化膜をマスクと
    して前記窒化膜、前記シリコン膜および前記半導
    体基板の予め定められた深さの領域を選択的に異
    方性エツチングを行なつて除去する第４のステツ
    プと、 前記選択的にエツチングされた窒化膜をマスク
    として選択酸化を行なつて、前記シリコン膜と前
    記第１酸化膜との間の前記半導体基板表面上に第
    ２の酸化膜を形成する第５のステツプと、 前記第２の酸化膜をマスクとして、前記第１導
    電型の不純物を前記シリコン膜に導入する第６の
    ステツプと、 前記ベース領域の電極取出部となる領域上の前
    記第２の酸化膜を除去する第７のステツプと、 前記ペース領域となるべき領域に、第２導電型
    の不純物を導入する第８のステツプと、 前記シリコン膜、前記ベース領域および前記ベ
    ース領域周辺の前記第１の酸化膜の予め定められ
    た領域の各表面にシリコンを導入する第９のステ
    ツプと、 前記半導体基板に加熱処理を施して前記シリコ
    ン膜から前記第１導電型の不純物を前記エミツタ
    領域となるべき領域へ拡散して前記エミツタ領域
    を形成し、かつ同時に前記ベース領域を完成する
    第10のステツプと、 前記半導体基板に低温酸化処理を施して酸化膜
    を形成し、さらにその上に窒化膜を形成して、こ
    の２層膜に対して異方性エツチングを行なうこと
    により、前記エミツタ領域に接続されるシリコン
    膜の側壁に第３の酸化膜と窒化膜の２層膜を形成
    する第11のステツプと、 前記シリコンを導入した領域の内、前記シリコ
    ン膜の側壁を除いた領域に金属シリサイド膜を形
    成する第12のステツプと、 前記半導体基板上の予め定められた領域にコレ
    クタ電極、ベース電極およびエミツタ電極となる
    電極配線を各々設ける第13のステツプとを含む半
    導体装置の製造方法。 ２ 前記第４の工程において、選択的に除去され
    る前記半導体基板の予め定められた深さは、エミ
    ツターベース接合がベース電極取出層と同一の深
    さに形成されるように定められた深さである、特
    許請求の範囲第１項記載の半導体装置の製造方
    法。
JP60191013A 1985-08-28 1985-08-28 半導体装置の製造方法 Granted JPS6249663A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP60191013A JPS6249663A (ja) 1985-08-28 1985-08-28 半導体装置の製造方法
US06/900,444 US4705599A (en) 1985-08-28 1986-08-26 Method for fabricating bipolar transistor in integrated circuit
GB08620790A GB2180991B (en) 1985-08-28 1986-08-28 Method for forming silicide electrode in semiconductor device
GB08620788A GB2179792B (en) 1985-08-28 1986-08-28 Method for fabricating bipolar transistor in integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60191013A JPS6249663A (ja) 1985-08-28 1985-08-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS6249663A JPS6249663A (ja) 1987-03-04
JPH0418463B2 true JPH0418463B2 (ja) 1992-03-27

Family

ID=16267424

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60191013A Granted JPS6249663A (ja) 1985-08-28 1985-08-28 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US4705599A (ja)
JP (1) JPS6249663A (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0611053B2 (ja) * 1984-12-20 1994-02-09 三菱電機株式会社 半導体装置の製造方法
US5227316A (en) * 1985-01-22 1993-07-13 National Semiconductor Corporation Method of forming self aligned extended base contact for a bipolar transistor having reduced cell size
JPH0654795B2 (ja) * 1986-04-07 1994-07-20 三菱電機株式会社 半導体集積回路装置及びその製造方法
US4812417A (en) * 1986-07-30 1989-03-14 Mitsubishi Denki Kabushiki Kaisha Method of making self aligned external and active base regions in I.C. processing
US4816423A (en) * 1987-05-01 1989-03-28 Texas Instruments Incorporated Bicmos process for forming shallow npn emitters and mosfet source/drains
US5059546A (en) * 1987-05-01 1991-10-22 Texas Instruments Incorporated BICMOS process for forming shallow NPN emitters and mosfet source/drains
US4933295A (en) * 1987-05-08 1990-06-12 Raytheon Company Method of forming a bipolar transistor having closely spaced device regions
US5187554A (en) * 1987-08-11 1993-02-16 Sony Corporation Bipolar transistor
US4803175A (en) * 1987-09-14 1989-02-07 Motorola Inc. Method of fabricating a bipolar semiconductor device with silicide contacts
US4857476A (en) * 1988-01-26 1989-08-15 Hewlett-Packard Company Bipolar transistor process using sidewall spacer for aligning base insert
US4897703A (en) * 1988-01-29 1990-01-30 Texas Instruments Incorporated Recessed contact bipolar transistor and method
US4985744A (en) * 1988-01-29 1991-01-15 Texas Instruments Incorporated Method for forming a recessed contact bipolar transistor and field effect transistor
US4980738A (en) * 1988-06-29 1990-12-25 Texas Instruments Incorporated Single polysilicon layer transistor with reduced emitter and base resistance
US5064773A (en) * 1988-12-27 1991-11-12 Raytheon Company Method of forming bipolar transistor having closely spaced device regions
US5008210A (en) * 1989-02-07 1991-04-16 Hewlett-Packard Company Process of making a bipolar transistor with a trench-isolated emitter
US5144403A (en) * 1989-02-07 1992-09-01 Hewlett-Packard Company Bipolar transistor with trench-isolated emitter
US5061982A (en) * 1989-02-21 1991-10-29 Bipolar Integrated Technology, Inc. VLSI triple-diffused polysilicon bipolar transistor structure
US5212102A (en) * 1990-08-22 1993-05-18 National Semiconductor Corporation Method of making polysilicon Schottky clamped transistor and vertical fuse devices
US5144404A (en) * 1990-08-22 1992-09-01 National Semiconductor Corporation Polysilicon Schottky clamped transistor and vertical fuse devices
US6011283A (en) * 1992-10-19 2000-01-04 Hyundai Electronics America Pillar emitter for BiCMOS devices

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3205022A1 (de) * 1981-02-14 1982-09-16 Mitsubishi Denki K.K., Tokyo Verfahren zum herstellen einer integrierten halbleiterschaltung
JPS58225663A (ja) * 1982-06-23 1983-12-27 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPS6249663A (ja) 1987-03-04
US4705599A (en) 1987-11-10

Similar Documents

Publication Publication Date Title
JPH0418463B2 (ja)
US4412378A (en) Method for manufacturing semiconductor device utilizing selective masking, etching and oxidation
JPH0812865B2 (ja) バイポーラトランジスタとその製造方法
JPH0654795B2 (ja) 半導体集積回路装置及びその製造方法
US4803174A (en) Bipolar transistor integrated circuit and method of manufacturing the same
US4691436A (en) Method for fabricating a bipolar semiconductor device by undercutting and local oxidation
JPH0241170B2 (ja)
US4728618A (en) Method of making a self-aligned bipolar using differential oxidation and diffusion
GB2179792A (en) Bipolar transistor
JP4956853B2 (ja) 半導体装置およびその製造方法
JPH0135505B2 (ja)
JPH0254662B2 (ja)
JPH0418461B2 (ja)
JPH0136710B2 (ja)
JPH0418462B2 (ja)
JPH0318738B2 (ja)
JPH0466380B2 (ja)
JPH0437581B2 (ja)
JPS6286753A (ja) 半導体装置の製造方法
JPH0420263B2 (ja)
JPS61108169A (ja) 半導体装置
JPS5980968A (ja) 半導体集積回路装置の製造方法
JPH0216016B2 (ja)
JPS5940573A (ja) 半導体集積回路装置の製造方法
JPS645472B2 (ja)