JPS60204053A - 転送デ−タの選択制御方式 - Google Patents
転送デ−タの選択制御方式Info
- Publication number
- JPS60204053A JPS60204053A JP5916784A JP5916784A JPS60204053A JP S60204053 A JPS60204053 A JP S60204053A JP 5916784 A JP5916784 A JP 5916784A JP 5916784 A JP5916784 A JP 5916784A JP S60204053 A JPS60204053 A JP S60204053A
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- JP
- Japan
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- data
- register
- registers
- sequence number
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、１回のデータ転送要求で複数回のデータ転送
で送られて来たデータを処理する転送制御において、効
率よく転送データを複数個のレジスタに分配設定するた
めの制御方式に関する。
で送られて来たデータを処理する転送制御において、効
率よく転送データを複数個のレジスタに分配設定するた
めの制御方式に関する。
一般１；データ処理システムでは、例えば処理装置から
主記憶装置への書き込みの際、１回の書き込みアクセス
で複数個のデータの処理を可能にしている。この場合、
処理装置から順次出力される複数個のデータは、記憶制
御装置において複数個のレジスタに分配格納され、さら
に複数個のデータの順序を誤りなく管理して、主記憶装
置への書き込み制御が行われる。第１図面の簡単な説明
図であり、処理装置は１回の書き込みアクセスで２個の
デー＆Ａ、Ｂを順次的に記憶制御装置に転送し、記憶制
御装置は、これらのデータＡ、Ｂを２個のデータ保持レ
ジスタＲＯ１Ｒ１へいったん受けとり、次にそのデータ
を受けとった順序で 。
主記憶装置への書き込みの際、１回の書き込みアクセス
で複数個のデータの処理を可能にしている。この場合、
処理装置から順次出力される複数個のデータは、記憶制
御装置において複数個のレジスタに分配格納され、さら
に複数個のデータの順序を誤りなく管理して、主記憶装
置への書き込み制御が行われる。第１図面の簡単な説明
図であり、処理装置は１回の書き込みアクセスで２個の
デー＆Ａ、Ｂを順次的に記憶制御装置に転送し、記憶制
御装置は、これらのデータＡ、Ｂを２個のデータ保持レ
ジスタＲＯ１Ｒ１へいったん受けとり、次にそのデータ
を受けとった順序で 。
正しく主記憶装置へ転送しなければならない。
従来は、このためのデータの選択制御を記憶制御装置に
おいて行なっていたが、その制御手順が効率的でなく高
速転送に限界があった。
おいて行なっていたが、その制御手順が効率的でなく高
速転送に限界があった。
たとえば、処理装置がデータと該データの順序番号とを
組にして送出したとしても、順序番号の開始番号が固定
されていない場合には、記憶制御装置は、受けとったデ
ータの順序番号を識別してそれからデータにレジスタを
割り当てる制御を行うことになるため、各データの転送
ごとに余分なサイクルを要し、アクセス時間が長くなる
という問題があった。
組にして送出したとしても、順序番号の開始番号が固定
されていない場合には、記憶制御装置は、受けとったデ
ータの順序番号を識別してそれからデータにレジスタを
割り当てる制御を行うことになるため、各データの転送
ごとに余分なサイクルを要し、アクセス時間が長くなる
という問題があった。
本発明の目的は、１回のアクセスでデータバスをｎ回使
用して（ｎは整数）データを転送処理するときに、バッ
ファ機能を果すｎ個のレジスタを簡単な構成でかつ少な
いサイクル数で効率的に制御する手段を提供し、高速か
つ確実なデータ転送処理を可能にすることにある。
用して（ｎは整数）データを転送処理するときに、バッ
ファ機能を果すｎ個のレジスタを簡単な構成でかつ少な
いサイクル数で効率的に制御する手段を提供し、高速か
つ確実なデータ転送処理を可能にすることにある。
そのため、転送されてきた各データに対するレジスタの
割り当て制御は、そのデータの順序番号情報を用いない
でそれぞれのデータの１つ前に受けとったデータの順序
番号情報を利用して、それを＋１したものを用いて行う
ようにする。ただし、最初のデータについてはこのよう
な順序番号情報を事前に得ることができないので、全レ
ジスタに同じデータを書き込み、そして読み出しの際に
はあらかじめ決められたレジスタのデータだけを選択す
るようにする。
割り当て制御は、そのデータの順序番号情報を用いない
でそれぞれのデータの１つ前に受けとったデータの順序
番号情報を利用して、それを＋１したものを用いて行う
ようにする。ただし、最初のデータについてはこのよう
な順序番号情報を事前に得ることができないので、全レ
ジスタに同じデータを書き込み、そして読み出しの際に
はあらかじめ決められたレジスタのデータだけを選択す
るようにする。
そしてそれにより、本発明の構成は、処理装置からの１
回のデータ転送要求でデータバスをｎ回使用して送られ
るデータを処理するために、該処理装置から送出された
データを受け付けるｎ個の番号付けされたレジスタを有
するデータ処理システムにおいて、該処理装置からデー
タを送出する際に、循環的に作成された順序番号を同時
に送出し、他方上記ｎ個のレジスタ側にはレジスタ制御
回路を設け、該レジスタ制御回路は、上記データの順序
番号を受けとりそしてデータ転送要求を受け付けて第１
回目に受けとったデータは上記ｎ個のレジスタ全部に格
納し、次に第２回目以降に受けとったデータは前回骨け
とったデータの順序番号に１を加えた数をｎで除した余
りを番号とするレジスタに設定するとともに、次のタイ
ミングで該レジスタを選択して読み出すように制御する
ことを特徴とするものである。
回のデータ転送要求でデータバスをｎ回使用して送られ
るデータを処理するために、該処理装置から送出された
データを受け付けるｎ個の番号付けされたレジスタを有
するデータ処理システムにおいて、該処理装置からデー
タを送出する際に、循環的に作成された順序番号を同時
に送出し、他方上記ｎ個のレジスタ側にはレジスタ制御
回路を設け、該レジスタ制御回路は、上記データの順序
番号を受けとりそしてデータ転送要求を受け付けて第１
回目に受けとったデータは上記ｎ個のレジスタ全部に格
納し、次に第２回目以降に受けとったデータは前回骨け
とったデータの順序番号に１を加えた数をｎで除した余
りを番号とするレジスタに設定するとともに、次のタイ
ミングで該レジスタを選択して読み出すように制御する
ことを特徴とするものである。
以下に、本発明の詳細を実施例にしたがって説明する。
第２図は、本発明の１実施例システムの構成図である。
図中、１は処理装置、２は記憶制御装置、３は主記憶装
置、４は単位データ幅のデータバス、５はデータ保持レ
ジスタＲＯ’、６はデータ保持レジスタＲ１，７は選択
回路、８は順序番号信号線、９はレジスタ制御回路、１
０および１１はイネーブル制御線、１２は順序番号レジ
スタＳＲである。
置、４は単位データ幅のデータバス、５はデータ保持レ
ジスタＲＯ’、６はデータ保持レジスタＲ１，７は選択
回路、８は順序番号信号線、９はレジスタ制御回路、１
０および１１はイネーブル制御線、１２は順序番号レジ
スタＳＲである。
またＳは順序番号、Ｄはデータ、ＥｏおよびＥ。
はイネーブル制御信号を表している。
本実施例は、前述したｎが２に等しい場合の例であり、
処理装置１から順次的に出力された２個のデータは、レ
ジスタ制御回路９の制御のもとに、２個のデータ保持レ
ジスタＲＯ２Ｒ１に選択的に格納され、そして読み出さ
れる。レジスタ制御回路９は、処理装置１が個々のデー
タを送出するときに同時に出力する順序番号信号にもと
づいてレジスタ制御を行う。選択回路７ば、順序番号レ
ジスタＳＲによって制御卸される。ここで、データの順
序番号Ｓとしては０”、“１″が用いられ、また、処理
装置１から１回の書き込みアクセスで送出されるデータ
をＡ、Ｂで表すものとする。なお、順序番号はサイクリ
ックに発生されるものとする。
処理装置１から順次的に出力された２個のデータは、レ
ジスタ制御回路９の制御のもとに、２個のデータ保持レ
ジスタＲＯ２Ｒ１に選択的に格納され、そして読み出さ
れる。レジスタ制御回路９は、処理装置１が個々のデー
タを送出するときに同時に出力する順序番号信号にもと
づいてレジスタ制御を行う。選択回路７ば、順序番号レ
ジスタＳＲによって制御卸される。ここで、データの順
序番号Ｓとしては０”、“１″が用いられ、また、処理
装置１から１回の書き込みアクセスで送出されるデータ
をＡ、Ｂで表すものとする。なお、順序番号はサイクリ
ックに発生されるものとする。
次に、第３図の状態遷移図を参照して、レジスタ制御回
路９の制御動作を説明する。第３図において、（ａ）は
順序番号が“０”からはじまる場合、（ｂ）は順序番号
が“１”から始まる場合を示している。■処理装置１か
らのアクセス要求がここでは述べない他の条件により実
行可能となると、アクセスが受け付けられ、第２図には
図示省略されているアクセス保持レジスタにセットされ
て、処理装置１から送出された最初のデータは、データ
保持レジスタＲＯ、データ保持レジスタＲ１の両方に設
定される。そして、この場合には、あらかじめ決められ
たレジスタ、今の場合、データ保持レジスタＲＯが選択
回路７により次のタイミングで選択され、そのデータが
読み出される。
路９の制御動作を説明する。第３図において、（ａ）は
順序番号が“０”からはじまる場合、（ｂ）は順序番号
が“１”から始まる場合を示している。■処理装置１か
らのアクセス要求がここでは述べない他の条件により実
行可能となると、アクセスが受け付けられ、第２図には
図示省略されているアクセス保持レジスタにセットされ
て、処理装置１から送出された最初のデータは、データ
保持レジスタＲＯ、データ保持レジスタＲ１の両方に設
定される。そして、この場合には、あらかじめ決められ
たレジスタ、今の場合、データ保持レジスタＲＯが選択
回路７により次のタイミングで選択され、そのデータが
読み出される。
■処理装置１から最初のデータが送出されたとき、レジ
スタ制御回路９が受けとった順序番号が“０”であった
ならば、イネーブル制御信号Ｅ１によりデータ保持レジ
スタＲ１にクロックが供給され、かつイネーブル制御信
号Ｅｏによりデータ保持レジスタＲＯへのクロックは止
められる。したがって、次の転送タイミングで第２回目
のデータが送られてきたときには、データ保持レジスタ
Ｒ１にそのデータが設定される。これと同時にレジスタ
ＳＲには、データ保持レジスタＲ１を選択する信号が設
定される。したがって第２回目のデータがデータ保持レ
ジスタＲ１に設定された次のタイミングでは、データ保
持レジスタＲ１が選択回路７により選択される。
スタ制御回路９が受けとった順序番号が“０”であった
ならば、イネーブル制御信号Ｅ１によりデータ保持レジ
スタＲ１にクロックが供給され、かつイネーブル制御信
号Ｅｏによりデータ保持レジスタＲＯへのクロックは止
められる。したがって、次の転送タイミングで第２回目
のデータが送られてきたときには、データ保持レジスタ
Ｒ１にそのデータが設定される。これと同時にレジスタ
ＳＲには、データ保持レジスタＲ１を選択する信号が設
定される。したがって第２回目のデータがデータ保持レ
ジスタＲ１に設定された次のタイミングでは、データ保
持レジスタＲ１が選択回路７により選択される。
同様にして、最初にレジスタ制御回路が受けとった順序
番号が”１″であったならば、図（ｂ）のようになり上
述した■の場合とはデータ保持レジスタＲＯとデータ保
持レジスタＲ１の動作順序が逆となる。
番号が”１″であったならば、図（ｂ）のようになり上
述した■の場合とはデータ保持レジスタＲＯとデータ保
持レジスタＲ１の動作順序が逆となる。
なお、本発明は、ｎ ＝ 、２の場合について説明され
たが、任意のｎの場合についても全く同様に適用するこ
とができる。
たが、任意のｎの場合についても全く同様に適用するこ
とができる。
以上のように本発明によれば、データバス幅のｎ倍のデ
ータの転送に際して、データの順序性を保存したまま、
各データをｎ個のレジスタに効率的に割り当て制御する
ことができ、アクセス時間を短縮することができる。
ータの転送に際して、データの順序性を保存したまま、
各データをｎ個のレジスタに効率的に割り当て制御する
ことができ、アクセス時間を短縮することができる。
第１図は１回のアクセスで複数回のデータ転送を行う処
理の説明図、第２図は本発明の１実施例システムの構成
図、第３図（ａ）、（ｂ）は具体例による状態遷移図で
ある。 図中、工は処理装置、２は記憶制御装置、３は主記憶装
置、４はデータバス、５はデータ保持レジスタＲＯ１６
はデータ保持レジスタＲ１，７は選択回路、８は順序番
号信号線、９はレジスタ制御回路、１２は順序番号レジ
スタＳＲ，Ｓは順序゛番号、Ｄはデータ、Ｅ６およびＥ
−よイネーブル制御信号を表す。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文廣（外１名）ト オ １ 図 ヒ 彷２図 ■、ｊ髄町愼−−ｊ （Ｕ） ８３図 （ｂ）
理の説明図、第２図は本発明の１実施例システムの構成
図、第３図（ａ）、（ｂ）は具体例による状態遷移図で
ある。 図中、工は処理装置、２は記憶制御装置、３は主記憶装
置、４はデータバス、５はデータ保持レジスタＲＯ１６
はデータ保持レジスタＲ１，７は選択回路、８は順序番
号信号線、９はレジスタ制御回路、１２は順序番号レジ
スタＳＲ，Ｓは順序゛番号、Ｄはデータ、Ｅ６およびＥ
−よイネーブル制御信号を表す。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文廣（外１名）ト オ １ 図 ヒ 彷２図 ■、ｊ髄町愼−−ｊ （Ｕ） ８３図 （ｂ）
Claims (1)
- 処理装置からの１回のデータ転送要求でデータバスを０
回使用して送られるデータを処理するために、該処理装
置から送出されたデータを受け付けるｎ個の番号付けさ
れたレジスタを有するデータ処理システムにおいて、該
処理装置からデータを送出する際に、循環的に作成され
た順序番号を同時に送出し、他方上記ｎ個のレジスタ側
にはレジスタ制御回路を設け、該レジスタ制御回路は、
上記データの順序番号を受けとりそしてデータ転送要求
を受け付けて第１回目に受けとったデータは上記ｎ個の
レジスタ全部に格納し、次に第２回目以降に受けとった
データは前回受けとったデータの順序番号に１を加えた
数をｎで除した余りを番号とするレジスタに設定すると
ともに、次のタイミングで該レジスタを選択して読み出
すように制御することを特徴とする転送データの選択制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5916784A JPS60204053A (ja) | 1984-03-27 | 1984-03-27 | 転送デ−タの選択制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5916784A JPS60204053A (ja) | 1984-03-27 | 1984-03-27 | 転送デ−タの選択制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60204053A true JPS60204053A (ja) | 1985-10-15 |
Family
ID=13105551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5916784A Pending JPS60204053A (ja) | 1984-03-27 | 1984-03-27 | 転送デ−タの選択制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60204053A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169387A (ja) * | 1982-03-31 | 1983-10-05 | Fujitsu Ltd | デ−タ転送方式 |
-
1984
- 1984-03-27 JP JP5916784A patent/JPS60204053A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169387A (ja) * | 1982-03-31 | 1983-10-05 | Fujitsu Ltd | デ−タ転送方式 |
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