JPS58214938A - サイクリツクデ−タ転送におけるダイレクトメモリアクセス方式 - Google Patents
サイクリツクデ−タ転送におけるダイレクトメモリアクセス方式Info
- Publication number
- JPS58214938A JPS58214938A JP9740082A JP9740082A JPS58214938A JP S58214938 A JPS58214938 A JP S58214938A JP 9740082 A JP9740082 A JP 9740082A JP 9740082 A JP9740082 A JP 9740082A JP S58214938 A JPS58214938 A JP S58214938A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- output
- counter
- cyclic data
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はサイクリックデータ転送におけるダイレクトメ
モリアクセス方式に関する。
モリアクセス方式に関する。
第１図は計算機インタフェースエ。と記憶装置ＩＭとの
間で行われるデータ転送を説明する説明図である。この
第１図を参照して説明を行うと、図示されない外部機器
からのサイクリックに転送されるデータをソフトウェア
処理とは無関係に外部機器から記憶装置の特定のアドレ
スへ転送したシ、特定なアドレスから外部機器へ転送す
るダイレクトメモリアクセスＤＭＡは、外部機器と計算
機インターフェース間のコントロール信号に同期してＤ
ＭＡを行わなければならない。特に記憶装置の特定アド
レスから外部機器へ転送２ワード（例えば、１ワード１
６ビツト）以上のデータ転送においては、記憶装置の特
定なアドレスの内容をプログラム処理（プログラム転送
）により、絶えず書き換える場合には２ワードデータの
同時性を保障しなければならない。
間で行われるデータ転送を説明する説明図である。この
第１図を参照して説明を行うと、図示されない外部機器
からのサイクリックに転送されるデータをソフトウェア
処理とは無関係に外部機器から記憶装置の特定のアドレ
スへ転送したシ、特定なアドレスから外部機器へ転送す
るダイレクトメモリアクセスＤＭＡは、外部機器と計算
機インターフェース間のコントロール信号に同期してＤ
ＭＡを行わなければならない。特に記憶装置の特定アド
レスから外部機器へ転送２ワード（例えば、１ワード１
６ビツト）以上のデータ転送においては、記憶装置の特
定なアドレスの内容をプログラム処理（プログラム転送
）により、絶えず書き換える場合には２ワードデータの
同時性を保障しなければならない。
サイクリック転送されるデータは、第２図（４）のサイ
クリックデータ処理タイムチャートに示すよウニ、コン
トロール信号の立ち上がシでＤＭＡ転送を行ない、記憶
装置の特定アドレスへ、また特定アドレスからのデータ
転送を行なう。しかし、２ワードのデータの同時性を外
部機器に知らせるため、プログラム転送処理におい１、
第２図（Ｂ）に示すように、■ワード目のデータにフラ
グをセットし、次に１ワードのデータをセットし、更に
２ワードのデータ１に一＋Ｌツトし、その後順次データ
をセットし最後に１ワードデータのフラグをリセットし
、フラグがセットさ扛ている間はデータ曹き換え中とす
ることによって判断できる。この場合、フラグをセット
してからフラグをリセットするまでの時間は、１回Ｄの
ＤＭＡ転送と２回目のＤＭＡ転送（２回ＤＭＡ転送の場
合）の時間より大きく取らないと１回Ｄのデータと２回
目のデータ１容に不一致が生ずる０このフラグのセット
・リセット間の時間は、コントロール信号のタイミング
により決定されるため、この期間ソフトウェアによりそ
の時間分卦箸扮計算しなければならないので、言を算機
処理時間が増しその他の処理スピード力（遅れるという
問題点があった。
クリックデータ処理タイムチャートに示すよウニ、コン
トロール信号の立ち上がシでＤＭＡ転送を行ない、記憶
装置の特定アドレスへ、また特定アドレスからのデータ
転送を行なう。しかし、２ワードのデータの同時性を外
部機器に知らせるため、プログラム転送処理におい１、
第２図（Ｂ）に示すように、■ワード目のデータにフラ
グをセットし、次に１ワードのデータをセットし、更に
２ワードのデータ１に一＋Ｌツトし、その後順次データ
をセットし最後に１ワードデータのフラグをリセットし
、フラグがセットさ扛ている間はデータ曹き換え中とす
ることによって判断できる。この場合、フラグをセット
してからフラグをリセットするまでの時間は、１回Ｄの
ＤＭＡ転送と２回目のＤＭＡ転送（２回ＤＭＡ転送の場
合）の時間より大きく取らないと１回Ｄのデータと２回
目のデータ１容に不一致が生ずる０このフラグのセット
・リセット間の時間は、コントロール信号のタイミング
により決定されるため、この期間ソフトウェアによりそ
の時間分卦箸扮計算しなければならないので、言を算機
処理時間が増しその他の処理スピード力（遅れるという
問題点があった。
本発明は上記の点に鑑みてなされたもので、ＤＭＡ転送
間隔が短かく計算機負荷を減少でき、システムのく１応
スピードの増加を簡単なハードロジック回路によυ実現
したサイクリックデータ転送におけるダイレクトメモリ
アクセス方式を提供することを目的とする。本発明では
、この目的を達成するために、サイクリックデータの指
定されたアドレスに基づきＤＭＡ’ｉ何１１実行させる
かを決定するＤＭＡ回数設定用ＲＯＭと、実行されたＤ
ＭＡ回数をカウントするＤＭＡ回数カウンタと、両者の
出力全比較する一致回路とを設け、両者の出力が不一致
の時は再度ＤＭＡを起動し、一致した時ｅま起動するよ
うにしたことを特徴としている。
間隔が短かく計算機負荷を減少でき、システムのく１応
スピードの増加を簡単なハードロジック回路によυ実現
したサイクリックデータ転送におけるダイレクトメモリ
アクセス方式を提供することを目的とする。本発明では
、この目的を達成するために、サイクリックデータの指
定されたアドレスに基づきＤＭＡ’ｉ何１１実行させる
かを決定するＤＭＡ回数設定用ＲＯＭと、実行されたＤ
ＭＡ回数をカウントするＤＭＡ回数カウンタと、両者の
出力全比較する一致回路とを設け、両者の出力が不一致
の時は再度ＤＭＡを起動し、一致した時ｅま起動するよ
うにしたことを特徴としている。
以下本発明の一実施例を添付された図面と共に説明する
。
。
第３図ｅま本発明に係るサイクリックデータ転送におけ
るＤＭＡ方式を適用した回路例である。
るＤＭＡ方式を適用した回路例である。
ＩＯはＯ１’ｌ’−ト、／、２はフリップフロップ、／
４４はフリップフロップ／２の出力がＨのときクロック
を通すＡＮＤゲート、１４はＡＮＤゲートｌ弘を通過し
たクロックによｐカウント動作を行うカウンタである。
４４はフリップフロップ／２の出力がＨのときクロック
を通すＡＮＤゲート、１４はＡＮＤゲートｌ弘を通過し
たクロックによｐカウント動作を行うカウンタである。
１５はＤＭＡセットｆｔ０Ｍでカウンタ／６の出力に基
づいて格納されたプログラムの実行を行い、データの書
き込み、読み出し信号、記憶装置へのアト−レスのセラ
）、ＤＭＡＧＯ信号を順次発生させ、計算機に対してＮ
ＰＲ（ノンプロセッサリクエスト）ヲ要求する。２０は
指定さ扛たフレームアドレスでＤＭＡの回数を設定する
ＤＭＡ回数設定ＲＯＭ、ｕはＤＭＡ完了信号によりＤＭ
Ａの回数全カウントするＤＭＡ回数カウンタであるｏＪ
は一致回路でＤＭＡ回数設定ＲＯＭ２０とＤＭＡ回数カ
ウンタの出力が不一致の時は”Ｈ＃を一致の時は“Ｌ“
を出力する。２６は遅延回路でＤＭＡ完了信号を一致回
路２ｔにおける比較演算に要する所定時間遅延させる。
づいて格納されたプログラムの実行を行い、データの書
き込み、読み出し信号、記憶装置へのアト−レスのセラ
）、ＤＭＡＧＯ信号を順次発生させ、計算機に対してＮ
ＰＲ（ノンプロセッサリクエスト）ヲ要求する。２０は
指定さ扛たフレームアドレスでＤＭＡの回数を設定する
ＤＭＡ回数設定ＲＯＭ、ｕはＤＭＡ完了信号によりＤＭ
Ａの回数全カウントするＤＭＡ回数カウンタであるｏＪ
は一致回路でＤＭＡ回数設定ＲＯＭ２０とＤＭＡ回数カ
ウンタの出力が不一致の時は”Ｈ＃を一致の時は“Ｌ“
を出力する。２６は遅延回路でＤＭＡ完了信号を一致回
路２ｔにおける比較演算に要する所定時間遅延させる。
コｌ！はＡＮＤゲートで一致回路２ダの出力と遅延回路
Ｕの出力とのＡＮＤや件をとり、ＡＮＤ条件が成立した
時その出力はＯＲゲート１０ｖｃ供給される。
Ｕの出力とのＡＮＤや件をとり、ＡＮＤ条件が成立した
時その出力はＯＲゲート１０ｖｃ供給される。
本発明の一実施例の構成は上述した工うであり、第４図
のタイムチャートと共にその動作の説明を行う。
のタイムチャートと共にその動作の説明を行う。
１回目のＤＭＡ転送は、コントロール信号に同期したス
タート信号がｔ＝ｔ１で与えられたとする。
タート信号がｔ＝ｔ１で与えられたとする。
このスタート信号はＯＲゲート１０ ｆ介してフリップ
フロップｌコをセットする。これによってフリップフロ
ッグ／コの出力が６Ｈ＃となる次めＡＮＤゲート！蓼を
介して導かれるクロックのタイミングにエリカウンタ／
Ａは動作し、前述したようにＤＭＡセットＲＯＭからデ
ータの書き込み、読み出し信号、記憶装置のアドレスセ
ット、ＤＭＡＧＯ信号が出力され、計算機ＫＮｐｎ’１
ｇ求する。このＤＭＡセットＲＯＭ＃からの１回目のＤ
ＭＡ要求動作に対する出力の発生終了後時刻ｔ＝ｔｌで
最後のパルス出力の立上シに同期してリセット信号がフ
リップフロップ／コに与えられ、フリップフロップ／２
の出力は”Ｌ”となり２回目のＤＭＡ動作の準備をする
０１１回目ＤＭＡ転送が終了すると、時刻ｔ＝ｔｓでＤ
ＭＡ 完了信号が発生し、これによってＤＭＡ回数カウ
ンタの内容が１だけインクリメントされる。
フロップｌコをセットする。これによってフリップフロ
ッグ／コの出力が６Ｈ＃となる次めＡＮＤゲート！蓼を
介して導かれるクロックのタイミングにエリカウンタ／
Ａは動作し、前述したようにＤＭＡセットＲＯＭからデ
ータの書き込み、読み出し信号、記憶装置のアドレスセ
ット、ＤＭＡＧＯ信号が出力され、計算機ＫＮｐｎ’１
ｇ求する。このＤＭＡセットＲＯＭ＃からの１回目のＤ
ＭＡ要求動作に対する出力の発生終了後時刻ｔ＝ｔｌで
最後のパルス出力の立上シに同期してリセット信号がフ
リップフロップ／コに与えられ、フリップフロップ／２
の出力は”Ｌ”となり２回目のＤＭＡ動作の準備をする
０１１回目ＤＭＡ転送が終了すると、時刻ｔ＝ｔｓでＤ
ＭＡ 完了信号が発生し、これによってＤＭＡ回数カウ
ンタの内容が１だけインクリメントされる。
この時、ＤＭＡ回数設定ＲＯＭ２０には指定されたフレ
ームアドレスに基づきＤＭＡの回数ｎがセットされてお
り、一致回路２ｑでこのＤＭＡの回数ｎとＤＭＡ回数カ
ウンタＪ４の出力との比較が行われる。今、ｎ矢ｌであ
ると仮定すると一致回路Ｊで両者が不一致であると判定
され一致回路Ｊの出力が１Ｈ２となるためＤＭＡ完了信
号がＡＮＤゲートコア７、ＯＲグー）１０’ｉ介してフ
リップフロップ／２にセット信号として与えられ、フリ
ップフロップ１２は再びセットさｎる。即ち第４図に示
されるようにＤＭＡ完了信号の立上シに同期してフリッ
プフロップ／コが再セットされること圧なる。このフリ
ップフロッグ／２の再セットによシ前述したと同様にＤ
ＭＡセットＲＯＭ ／ＩＩからは所定の出力が発生し２
回目のＤＭＡ転送を行う。３回目以上のＤＭＡ転送もＤ
ＭＡｖ定ＲＯＭ２０にセットされた回数に応じてまった
く同様々動作によって行つことができる。
ームアドレスに基づきＤＭＡの回数ｎがセットされてお
り、一致回路２ｑでこのＤＭＡの回数ｎとＤＭＡ回数カ
ウンタＪ４の出力との比較が行われる。今、ｎ矢ｌであ
ると仮定すると一致回路Ｊで両者が不一致であると判定
され一致回路Ｊの出力が１Ｈ２となるためＤＭＡ完了信
号がＡＮＤゲートコア７、ＯＲグー）１０’ｉ介してフ
リップフロップ／２にセット信号として与えられ、フリ
ップフロップ１２は再びセットさｎる。即ち第４図に示
されるようにＤＭＡ完了信号の立上シに同期してフリッ
プフロップ／コが再セットされること圧なる。このフリ
ップフロッグ／２の再セットによシ前述したと同様にＤ
ＭＡセットＲＯＭ ／ＩＩからは所定の出力が発生し２
回目のＤＭＡ転送を行う。３回目以上のＤＭＡ転送もＤ
ＭＡｖ定ＲＯＭ２０にセットされた回数に応じてまった
く同様々動作によって行つことができる。
以上が本発明の一実施例によるＤＭＡ動作であるが、従
来のＤＭＡ転送との比較を第６図のタイムチャートに示
す。従来のＤＭＡ転送の間隔Ｔ１はコントロール信号に
よって決定さｎるが、本発明によるＤＭＡ転送の間隔Ｔ
３は計痺機のプログラム転送によシ決定される。従って
、この間隔Ｔｓｌｄ間隔Ｔ１に比べて非常に短い時間で
あるため、従来に比べてフラグセットからフラグリセッ
ト間の時間が短く、計算機負荷が少なくなりシステムの
スピードが高くなる０ 以上説明したように本発明に係るサイクリックデータ転
送におけるダイレクトメモリアクセス方式は、サイクリ
ックデータの指定されたフレームアドレスに基づきＤＭ
Ａ１何回実行させるかを決定するＤＭＡ回数設定用ＲＯ
Ｍと、実行されたＤＭＡ回数をカウントするＤＭＡ回数
カウンタと、両者の比較する一致回路とを設け、両者が
不一致の時再度１１４Ａ を起動し、一致した時は起
動を停止するようにしたので、Ｄ？／ＩＡ転送間隔が短
かく計算機負荷を減少でき、システムの対応スピードの
増加を簡単なハードロジックで実現できるという特長を
有する。
来のＤＭＡ転送との比較を第６図のタイムチャートに示
す。従来のＤＭＡ転送の間隔Ｔ１はコントロール信号に
よって決定さｎるが、本発明によるＤＭＡ転送の間隔Ｔ
３は計痺機のプログラム転送によシ決定される。従って
、この間隔Ｔｓｌｄ間隔Ｔ１に比べて非常に短い時間で
あるため、従来に比べてフラグセットからフラグリセッ
ト間の時間が短く、計算機負荷が少なくなりシステムの
スピードが高くなる０ 以上説明したように本発明に係るサイクリックデータ転
送におけるダイレクトメモリアクセス方式は、サイクリ
ックデータの指定されたフレームアドレスに基づきＤＭ
Ａ１何回実行させるかを決定するＤＭＡ回数設定用ＲＯ
Ｍと、実行されたＤＭＡ回数をカウントするＤＭＡ回数
カウンタと、両者の比較する一致回路とを設け、両者が
不一致の時再度１１４Ａ を起動し、一致した時は起
動を停止するようにしたので、Ｄ？／ＩＡ転送間隔が短
かく計算機負荷を減少でき、システムの対応スピードの
増加を簡単なハードロジックで実現できるという特長を
有する。
２Ｒｌ ｌ凶は計算機インターフェースと記憶装置との
間でデータの転送される関係を示す説明図、第２図（Ａ
）及び第２図（Ｂ）はＤＭＡ転送を説明するためのタイ
ムチャート、第８丙は本発明に係るサイクリックデータ
転送におけるダイレクトメモリアクセス方式が適用され
る回路例を示すブロック図、第４図ｆｔ第３図に示す回
路のタイミングチャート、第５図は従来のＤＭＡ方式と
本発明のＤＭＡ方式とを比較するためのタイミングチャ
ートである。 ／コ・ミ・フリップ・フロップ、／ＩＩ・・・ＤＭＡセ
ットＩ’ｌＯＭ。 コＯ・・・ＤＭＡ回数設定ＦＩＯＭＳｕ・・・ＤＭＡ回
数カウンタ、コダ・・・−数回路、工。・・・計算機イ
ンターフェース、Ｍ・・・記憶装置。 第２図（Ａ）
間でデータの転送される関係を示す説明図、第２図（Ａ
）及び第２図（Ｂ）はＤＭＡ転送を説明するためのタイ
ムチャート、第８丙は本発明に係るサイクリックデータ
転送におけるダイレクトメモリアクセス方式が適用され
る回路例を示すブロック図、第４図ｆｔ第３図に示す回
路のタイミングチャート、第５図は従来のＤＭＡ方式と
本発明のＤＭＡ方式とを比較するためのタイミングチャ
ートである。 ／コ・ミ・フリップ・フロップ、／ＩＩ・・・ＤＭＡセ
ットＩ’ｌＯＭ。 コＯ・・・ＤＭＡ回数設定ＦＩＯＭＳｕ・・・ＤＭＡ回
数カウンタ、コダ・・・−数回路、工。・・・計算機イ
ンターフェース、Ｍ・・・記憶装置。 第２図（Ａ）
Claims (1)
- （１） ＤＭＡ要求によりサイクリックデータを外部
機器と記憶装置との間で転送する方式において、前記サ
イクリックデータの指定されたフレームアドレスに基づ
きＤＭＡを何回実行させるかを決定するＤＭＡ回数設定
用ＦＩＯＭと、実行され７ｊＤＭＡ回数をカウントする
ＤＭＡ回数カウンタと、両者の出力を比較する一致回路
と會設け、前記ＤＭＡ回数設定脂ＯＭとＤＭＡ回数カウ
ンタの出力が不一致の時は再度ＤＭＡを起動し、一致し
た時は起動を停止するようにしたサイクリックデータ転
送におけるダイレクトメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9740082A JPS58214938A (ja) | 1982-06-07 | 1982-06-07 | サイクリツクデ−タ転送におけるダイレクトメモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9740082A JPS58214938A (ja) | 1982-06-07 | 1982-06-07 | サイクリツクデ−タ転送におけるダイレクトメモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58214938A true JPS58214938A (ja) | 1983-12-14 |
Family
ID=14191462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9740082A Pending JPS58214938A (ja) | 1982-06-07 | 1982-06-07 | サイクリツクデ−タ転送におけるダイレクトメモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58214938A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6760789B2 (en) | 2001-01-10 | 2004-07-06 | Denso Corporation | Microcomputer having temporary storage for received data and method of processing received data |
-
1982
- 1982-06-07 JP JP9740082A patent/JPS58214938A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6760789B2 (en) | 2001-01-10 | 2004-07-06 | Denso Corporation | Microcomputer having temporary storage for received data and method of processing received data |
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