JPS62271297A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、半導体集積回路装置からなる半導体記憶装置
に関するものである。

〔従来の技術〕

従来のこの種の半導体記憶装置を第２図を用いて説明す
る。

第２図は、例えばｍビット×ｎワードの従来の記憶装置
の一例である。図中、ワード線１−１〜１−ｎがアドレ
スデコーダ２に接続され、各ワード線には、それぞれｍ
個の記憶セル３が接続されている。従って記憶セルがｍ
ｘｎ個集まった記憶装置となっている。この記憶セルの
内、ワード線１−１に接続された記憶セル群を１番地と
し、この１番地の各ビットを構成する記憶セルを３−１
゜１．３−１．２　、・・・、３−１．ｍと付番する。

以下、ワード線１−２．１−３、・・・、ｌ−ｎにそれ
ぞれ接続され記憶セル群を２番地、３番地、・・・、ｎ
番地とし、各記憶セル群の記憶セルも上記１番地の場合
と同様に付番する。例えばに番地の各記憶セル群の各記
憶セルは３−に、１．３−に、２．３−ｋ。

３、・・・、３−に、ｍである。各記憶セル群の同一ビ
ット毎の記憶セルは共通なビ・ノド線４−１〜４−ｍに
接続されている。そしてそのビット線は入出力用のバッ
ファ回路５に接続されており、このバッファ回路５を介
して、他の回路、例えばＡＬＵ（図示せず）との間でデ
ータのやりとりが行われる。

次に動作について説明する。

このように構成されるｍビフト×ｎワードのランダムア
クセス記憶装置では記憶されたデータの読出しは、アド
レスデコーダ２を介して、この記憶装置に与えられる番
地信号が指定する番地の記憶セル群のデータを共通なビ
ット線４−１〜４−ｍを介して出カバソファに出力する
。また書き込みデータも同様に各番地に共通なピッ）＆
？１４　１〜４−ｍを介して記憶される。

〔発明が解決しようとする問題点〕

以上のように構成された半導体記憶回路を備える半導体
集積回路において、記憶データを読み書きする時はデコ
ーダ回路によりアクセスする番地をＩ指定するが、この
時ある制御信号が特定値になった時のみ本来の番地に一
定数を加減算した値の番地にアクセスしたい場合がある
。この時従来の半導体記憶回路では、デコーダ回路の前
に加減算器を設ける必要があり、回路が複雑で多くのチ
ップ面積を必要とする結果となった。

この発明は上記のような問題点を解消するためになされ
たもので、デコーダ回路の前に加減算器を設けなくとも
、制御信号が特定値になった時のみ、本来のアドレス指
定番地に一定数を加減算した値の番地にアクセスするこ
とのできる半導体記憶回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、各々のデコーダ出力
端子に複数のＭＯＳトランジスタのソース、ドレイン端
子を接続し、他方の各々のソース。

ドレイン端子をワード線に接続し、ゲート電極に制？１
′ｌｌ信号を接続し、各デコーダ出力端子が、複数のＭ
ＯＳトランジスタを介して複数のワード線のいずれかに
分岐できるようにしたものである。

〔作用〕

この発明においては、デコーダ回路の出力端子と複数の
ワード線の各々との間に設けられたＭＯＳトランジスタ
により、デコーダ回路の出力端子と、それが指定する番
地に対し制御信号が示す一定番地数を加減算した番地を
指定するワード線とを連結する。

〔実施例〕

以下この発明の一実施例を図について説明する。

第１図は本発明の一実施例による半導体集積回路装置を
示し、本装置はｍビット×ｎワード構成の記憶装置の一
例であり、４つの制御信号により、デコーダ回路から出
力される本来の番地に対し、３種類の加減算を施した番
地へ移行可能なものである。図中、ワード線１−１〜ｌ
−ｎはセレクタ回路（選１尺回路）６−１〜Ｇ−ｎを介
してデコーダ回路２に接続され、各ワード線にはｍ個の
記憶セル３から成る記憶セル群が接続されている。７は
プルアフブ用のｎ型のディプレッション型トランジスタ
である。この記憶セル群の内ワード線１−１に接続され
た記憶セル群を１番地とし、この１番地の各ビットを構
成する記憶セルを３−１．１．３−１．２　、・・・、
３−１．ｍと付番する。以下ワード線１−２．１−３、
・・・、１−ｎにそれぞれ接続された記憶セルを２番地
、３番地、・・・、ｎ番地とし、各記憶セル群の記憶セ
ルも上記の１番地の場合と同様に付番する。各番地の記
憶セル群の同一ビット毎の各々の記憶セルは共通なビッ
ト線４−１〜７４−ｍに接続される。セレクタ回路６−
１〜６−ｎは、各々４個のｎ型エンハンスメント型ＭＯ
Ｓトランジスタから構成され、例えば、ｋ番目のセレク
タ６−にはＭＯＳトランジスタ６−に、ｌ、６−に、２
．６−に、３．６−に、４から構成され、各々のソース
又はドレイン端子はデコーダ回路２の出力端子○−ｋに
接続され、ドレイン又はソース端子は各々に−１、ｋ、
に＋ｌ、に＋２番地を指定するワード線１−に−１，１
−ｋ　、　　１−に＋１．１−に＋２に接続される。た
だし、各選択回路において自番地に−１，Ｏ，＋１．＋
２の加算を行なって求める選択すべき番地としては、ｎ
番地の次は１番地がこれに連続するものと考え、例えば
、ｎ番目のセレクタ６−ｎのドレイン又はソース端子は
、各々ｎ−１、ｎ、１．２番地を指定するワード線１−
ｎ−１，１−ｎ　、　　１−１．１−２に接続される。

また各々のセレクタ回路を構成する４つずつのＭＯＳト
ランジスタのゲート１！極は各々制御信号Ｐ−１、ｐ＋
ｏ、ｐ＋１、Ｐ＋２が接続されている。

次に動作について説明する。第１図において、デコーダ
回路２では入力信号Ｔ−１〜Ｉ−１により、複数の出力
端子０−１〜Ｏ−ｎの内１本の出力端子が選択される。

仮にに番目の出力端子０−に′ｌＪ＜選択されたとする
と、出力端子０−ｋに接続されたセレクタ回路６−ｋを
介して、４本のワード線１−に−１，１−ｋ　、１−に
＋１．１−に＋２の内の１本がアクティブ状態になる。

これを制御するのが制御信号Ｐ−１、ｐ＋ｏ、Ｐ＋１、
Ｐ＋２であり、４つの信号の内のいずれか１つのみが“
Ｈ５になることにより、それに応じて４つのトランジス
タ６−に、１〜６−に、４の内の１個が導通状態になり
、デコーダ回路２で指定された本来の番地ｋに対し、−
１，Ｏ，＋１．＋２を加算した値の番地のいずれかが指
定されることになる。そしてそのワード線に接続された
記憶セル群の内容がビットｖＡ４−１〜４−ｍと、入出
力バッファ５を介して読み書きされる。

なお、上記実施例ではデコーダ回路で指定された本来の
番地に対して、−１，０、＋１、＋２のいずれかを加算
した番地をアクセスできるように構成したが、加算する
値、及び本来の番地から他の番地へ分岐する数は任意に
設定できる。

また、上記実施例では各選択回路において選択すべき番
地としては１番地と最終番地が連続するものとして、１
つのループを描くように構成したが、これは途中のある
番地と１番地とが、また咳ある番地の次の番地と最終番
地とが連続するものとして２つのループを薄くようにし
てもよく、さらにループの数を増やすことも可能である
。

〔発明の効果〕

以上のように、この発明に係る半導体集積回路装置によ
れば、デコーダ回路の出力端子のおのおのにそれぞれＭ
ＯＳトランジスタ群による選択回路を接続したので、デ
コーダ回路の出力する本来の番地に対し、制御信号に応
じて種々の番地数を加減算した番地をアクセスできる半
導体記憶装置をデコーダ回路の前に加減算器を設けるこ
となく、容易に実現できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体集積回路によ
る記憶装置を示す図、第２図は従来のｍビットＸｎワー
ドの半導体記憶装置を示す図である。 １−１〜ｌ−ｎ・・・ワード線、２・・・アドレスデコ
ーダ、３−Ｌｌ〜３−ｎ、ｍ・・・記憶セル、４−１〜
４−ｍ・・・ビット線、５・・・人出カバソファ回路、
６−１〜６−　ｎ−・・セレクタ回路、６−に、１〜６
−ｋ。 ４・・・ＭＯＳトランジスタ。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）複数の基本記憶回路から成り１つの番地と１つの
   ワード線を有する記憶回路群が複数集まって構成される
   記憶領域と、 上記記憶回路群の番地のうちの特定の番地を選択するた
   めのデコーダ回路と、 該デコーダ回路の出力信号の番地に制御信号群により決
   定される一定番地数を加減算した番地の前記記憶回路群
   を選択する上記デコーダ回路の各出力信号に対応して設
   けられた選択回路とを備えたことを特徴とする半導体集
   積回路装置。
2. （２）前記選択回路は、複数のＭＯＳトランジスタから
   なり、該複数のＭＯＳトランジスタはそのソース又はド
   レイン端子を共通接続されて前記デコーダ回路の１つの
   出力端子に接続され、上記ＭＯＳトランジスタの各々の
   ドレイン又はソース端子は、各々のワード線に接続され
   、各々のゲート電極には前記制御信号群の各々が接続さ
   れていることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。