JPH04247394A - メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源又はグランドへの
接続の有無を切換える複数のスイッチング手段により、
ビットデータを記憶するメモリセルに係り、特に、所定
値のビットデータを書き込む機能を備えたメモリセルに
関する。

【０００２】

【従来の技術】２進数の論理演算を行うデジタル回路で
ある論理ゲートは、この論理演算の結果として、出力回
路により、２種類の電気的状態の出力を行う。

【０００３】通常、出力されるこの２種類の電気的な状
態は、電源又はグランドへの接続の有無を切換える複数
のスイッチング手段による、２種類の電圧値となってい
る。

【０００４】即ち、論理値“０”に対応したＬｏｗ電圧
状態（あるいは０Ｖ電圧状態。以降、Ｌ状態と呼ぶ）と
、論理値“１”に対応したＨｉｇｈ　電圧状態（又は電
源電圧状態。以降、Ｈ状態と呼ぶ）となっている（以降
、論理ゲートの出力であるＨ状態又はＬ状態の状態を、
出力状態あるいは論理ゲートの出力状態と呼ぶ）。

【０００５】又、論理ゲート内部においても、所定の配
線部分では、このような２種類の電気的な状態をとるよ
うになっている。（以降、これを内部状態あるいは論理
ゲートの内部状態と呼ぶ。又、出力状態や内部状態を統
合して、論理状態と呼ぶ。）

【０００６】又、このような論理ゲートの出力状態や論
理ゲート内部の論理状態を決定するスイッチング手段に
は、種々のトランジスタが用いられている。

【０００７】例えば、ＴＴＬ（ｔｒａｎｓｉｓｔｏｒ　
ｔｒａｎｓｉｓｔｏｒｌｏｇｉｃ　）回路や、ＬＳＴＴ
Ｌ（ｌｏｗｐｏｗｅｒ　ｓｃｈｏｔｔｋｙ　　ＴＴＬ）
回路においては、出力状態の切換えを行う出力回路に、
バイポーラトランジスタが用いられている。又、ＭＯＳ
（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ　）デジタル回路においては、出力状態の切換えを行
う出力回路にＭＯＳＦＥＴ（ｆｉｅｌｄ　ｅｆｆｅｃｔ
　ｔｒａｎｓｉｓｔｏｒ　）トランジスタ（以降、単に
ＭＯＳトランジスタと呼ぶ。又、構造に従って、Ｐチャ
ネルＭＯＳトランジスタ又はＮチャネルＭＯＳトランジ
スタと呼ぶ）が用いられている。

【０００８】更に、従来から、このようなスイッチング
手段により、内部の論理状態や出力状態を決定するスイ
ッチング手段を備えた論理ゲートを複数用いて構成され
たメモリセルにより、１ワード当り所定のビット数で所
望のワード数に配列されたスタティックランダムアクセ
スメモリ（ｓｔａｔｉｃ　ｒａｎｄｏｍａｃｃｅｓｓ　
ｍｅｍｏｒｙ　。以降、ＳＲＡＭと呼ぶ。）は、汎用コ
ンピュータの主記憶装置等以外にも様々な目的に使用さ
れている。

【０００９】例えば、このようなＳＲＡＭの集積度の向
上に従って、あるいはＣＰＵ（ｃｅｎｔｒａｌ　ｐｒｏ
ｃｅｓｓｉｎｇ　ｕｎｉｔ　）等の性能の向上等により
、ＳＲＡＭは、デジタル画像処理装置の画像データ等の
記憶手段として用いられている。又、このようなＳＲＡ
Ｍの消費電力の飛躍的な減少により、近年においては、
ＳＲＡＭは、メモリカードのデータの記憶手段に用いら
れている。

【００１０】ＳＲＡＭは、ＤＲＡＭ（ｄｙｎａｍｉｃ　
ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）に比較し
て、記憶されているデータのリフレッシュ操作が必要で
ないことや、消費電力が少ない品種がある等の幾つかの
長所を有している。従って、このような長所を活かせる
特定の分野においては、ＳＲＡＭは幅広く用いられてい
る。

【００１１】又、ＳＲＡＭにおいては、ＳＲＡＭ内部の
全メモリセルあるいは所定のブロック数に分割されたＳ
ＲＡＭの各ブロック内の全メモリセルに同一の所定値デ
ータ（“０”又は“１”）を短時間に書き込むこと（以
降、フラッシュクリアと呼ぶ）が必要となることがある
。

【００１２】従って、従来から、このようなフラッシュ
クリアのための、ＳＲＡＭにおける様々な技術が開示さ
れている。

【００１３】このフラッシュクリアの第１の従来の技術
としては、ＣＰＵの書き込みアクセス、あるいはＤＭＡ
（ｄｉｒｅｃｔ　ｍｅｍｏｒｙ　ａｃｃｅｓｓ）コント
ローラ等の書き込みアクセスにより、通常のワード単位
のデータの書き込みとほぼ同様に、各ワードのアドレス
単位に同一の所定値データを書き込んでいくという方法
がある。

【００１４】このような従来のフラッシュクリアの第１
の技術によれば、フラッシュクリアのための専用のハー
ドウェアを必要としないという利点がある。

【００１５】従来のフラッシュクリアの第２の技術とし
ては、特開昭６０−１９７９９５で開示されているよう
に、ＳＲＡＭにおいて、メモリクリア端子を備え、この
メモリクリア端子へのメモリクリア信号入力をＳＲＡＭ
の行デコーダと列デコーダ及び書き込み制御回路に導き
、メモリクリア信号入力により行デコーダ及び列デコー
ダを制御して、全てのワード線及びビット線を選択する
と共に書き込み制御回路により書き込み回路を書き込み
制御し、所定の書き込みデータを全てのメモリセルに一
度に書き込むという技術がある。

【００１６】このような従来のフラッシュクリアの第２
の技術によれば、前述の従来のフラッシュクリアの第１
の技術に比べて、短時間にフラッシュクリアを行うこと
が可能である。

【００１７】従来のフラッシュクリアの第３の技術とし
ては、ＳＲＡＭの全てのメモリセル毎にリセット回路を
設けると共に、フラッシュクリアの際には、これら全メ
モリセル毎のリセット回路にクリア信号を入力するとい
う方法がある。

【００１８】このような従来のフラッシュクリアの第３
の技術によれば、前述の従来のフラッシュクリアの第１
の技術に比べて、短時間にフラッシュクリアを行うこと
ができるという利点がある。

【００１９】

【発明が達成しようとする課題】しかしながら、前述の
従来のフラッシュクリアの第１の技術においては、従来
のフラッシュクリアの第２の技術及び第３の技術の説明
において前述したように、フラッシュクリアを完了する
までの時間が長くなってしまうという問題がある。

【００２０】例えば、フラッシュクリアを行うＳＲＡＭ
のアドレス数（ワード数）がＮであり、各アドレス（ワ
ード）毎のデータ書き込み時間がＴであった場合には、
フラッシュクリアのために必要とされる時間は、Ｎ×Ｔ
時間となり、記憶容量の大きいＳＲＡＭにおいては、非
常に長時間となってしまうという問題がある。

【００２１】又、前述の従来のフラッシュクリアの第２
の技術においては、ＳＲＡＭの限られたビット線等の電
流容量で、非常に多くのメモリセルに同時に書き込みを
行わなければならず、一度に行われる書き込みアクセス
であっても、この書き込みアクセス自体の時間が長くな
ってしまうという問題がある。

【００２２】又、この従来のフラッシュクリアの第２の
技術においては、フラッシュクリア開始時に消費電力が
大きくなってしまうという問題がある。

【００２３】図６は、従来のフラッシュクリアの第２の
技術に用いられるメモリセルの回路図である。

【００２４】この図６において、ＰチャネルＭＯＳトラ
ンジスタＴ１、Ｔ３及びＮチャネルＭＯＳトランジスタ
Ｔ２、Ｔ４は、電源ＶＤＤ又はグランドＧＮＤへの接続
の有無を切換えるスイッチング手段である。又、これら
のスイッチング手段のスイッチングによりビットデータ
が記憶される。

【００２５】又、ワード線ＷＯＲＤをＨ状態とすること
により、ＮチャネルＭＯＳトランジスタＴ６、Ｔ７がオ
ン状態となり、ビット線ＢＩＴａ　、ＢＩＴｂ　からの
ビットデータの書き込み及び読み出しが可能となる。

【００２６】なお、ビット線ＢＩＴｂ　の論理状態は、
ビット線ＢＩＴａの論理状態の負論理の論理状態となっ
ている。即ち、ビット線ＢＩＴａ　の論理状態とビット
線ＢＩＴｂ　の論理状態は、互いに逆（反転）関係にあ
る。

【００２７】この図６のメモリセルにおいて、“０”の
ビットデータが記憶されている状態においては、Ｎチャ
ネルＭＯＳトランジスタＴ２により配線部分Ａとグラン
ドＧＮＤとの間がオン状態となり、ＰチャネルＭＯＳト
ランジスタＴ３により配線部分Ｂと電源ＶＤＤとの間が
オン状態となり、ＰチャネルＭＯＳトランジスタＴ１及
びＮチャネルＭＯＳトランジスタＴ４とがオフ状態とな
る。

【００２８】一方、この図６のメモリセルに“１”のビ
ットデータが記憶されている状態においては、Ｐチャネ
ルＭＯＳトランジスタＴ１により配線部分Ａと電源ＶＤ
Ｄとの間がオン状態となり、ＮチャネルＭＯＳトランジ
スタＴ４により配線部分ＢとグランドＧＮＤとの間がオ
ン状態となり、ＮチャネルＭＯＳトランジスタＴ２とＰ
チャネルＭＯＳトランジスタＴ３とがオフ状態となる。

【００２９】又、この図６のメモリセルへの“０”のビ
ットデータの書き込み時には、Ｌ状態であるビット線Ｂ
ＩＴａ　が配線部分Ａに接続状態となると共に、Ｈ状態
であるビット線ＢＩＴｂ　が配線部分Ｂに接続状態とな
る。 一方、“１”のビットデータの書き込み時には、Ｈ状態
のビット線ＢＩＴａ　が配線部分Ａに接続状態となり、
Ｌ状態であるビット線ＢＩＴｂ　が配線部分Ｂに接続状
態となる。

【００３０】従って、メモリセルに“０”のビットデー
タが記憶されているときに、“１”のビットデータを書
き込もうとした場合には、この書き込み開始時に、消費
電力が大きくなってしまう。

【００３１】即ち、Ｈ状態であるビット線ＢＩＴａ　か
ら、ＮチャネルＭＯＳトランジスタＴ６と配線部分Ａと
ＮチャネルＭＯＳトランジスタＴ２とを経由して、グラ
ンドＧＮＤへの電流が生じてしまう。又、電源ＶＤＤか
ら、ＰチャネルＭＯＳトランジスタＴ３と配線部分Ｂと
ＮチャネルＭＯＳトランジスタＴ７とを経由して、Ｌ状
態であるビット線ＢＩＴｂ　へ電流が流れてしまう。

【００３２】一方、メモリセルに“１”のビットデータ
が記憶されているときに、“０”のビットデータを書き
込もうとした場合には、この書き込み開始時に、消費電
力が大きくなってしまうという問題がある。

【００３３】即ち、電源ＶＤＤから、ＰチャネルＭＯＳ
トランジスタＴ１と配線部分ＡとＮチャネルＭＯＳトラ
ンジスタＴ６とを経由して、Ｌ状態であるビット線ＢＩ
Ｔａ　に電流が流れてしまうという問題がある。又、こ
のとき、Ｈ状態であるビット線ＢＩＴｂ　から、Ｎチャ
ネルＭＯＳトランジスタＴ７と配線部分ＢとＮチャネル
ＭＯＳトランジスタＴ４とを経由して、グランドＧＮＤ
に電流が流れてしまうという問題がある。

【００３４】以上、図６を用いて説明した通り、従来の
フラッシュクリアの第２の技術においては、フラッシュ
クリア開始時の消費電力が大きくなってしまうという問
題がある。

【００３５】従って、このような問題のあるＳＲＡＭを
、バッテリを電源とするメモリカード等に用いた場合に
は、不必要に電源を消耗してしまうという問題がある。 又、このようなフラッシュクリア時の消費電力のピーク
電流は、不必要なノイズを発生させてしまうという問題
もある。

【００３６】一方、前述の従来のフラッシュクリアの第
３の技術においては、図６を用いて前述した従来のフラ
ッシュクリアの第２の技術における問題に加え、各メモ
リセル毎に複数のトランジスタを必要としてしまうとい
う問題がある。このため、ＳＲＡＭの集積度が低下して
しまうという問題がある。

【００３７】本発明は、前記従来の問題点を解決するべ
くなされたもので、電源又はグランドへの接続の有無を
切換える複数のスイッチング手段により、ビットデータ
を記憶するメモリセルにおいて、所定値のビットデータ
を書き込む機能を備えると共に、この所定値のビットデ
ータの書き込み時の電源電流等の電流を減少して、消費
電力の低減や書き込み特性の向上を図ることが可能なメ
モリセルを提供することを目的とする。

【００３８】

【課題を達成するための手段】本発明は、電源又はグラ
ンドへの接続の有無を切換えてビットデータを記憶する
ための複数のスイッチング手段と、所定の配線部分をＨ
状態又はＬ状態のいずれか一方の所定の状態にスイッチ
ングすることで所定値のビットデータを書き込む所定値
書き込み手段とを有するメモリセルにおいて、前記所定
の配線部分を、電源又はグランドのいずれか一方へ接続
することにより、前記所定値書き込み手段で書き込む状
態とは逆の状態にスイッチング手段を含む、該配線部分
から電源又はグランドの該いずれか一方までの間の回路
の途中を遮断する回路遮断手段と、を備え、前記所定値
書き込み手段による所定値のビットデータの書き込みに
あたっては、まず前記回路遮断手段による遮断を行うこ
とにより、前記課題を達成したものである。

【００３９】

【作用】本発明では、所定値書き込み手段を備えること
により、所定値のビットデータをメモリセルに書き込む
機能を備えると共に、回路遮断手段をも備え、前記所定
値書き込み手段による所定値のビットデータの書き込み
にあたっては、まず前記回路遮断手段による遮断を行う
ようにしている。

【００４０】これにより、所定値書き込み手段により書
き込まれるビットデータが“０”で、メモリセルに記憶
されているビットデータが“１”である場合や、所定値
書き込み手段により書き込まれるビットデータが“１”
で、メモリセルに記憶されているビットデータが“０”
である場合等、図６を用いて前述したビットデータの書
き込み開始時の消費電流の増大が生じてしまうような場
合であっても、回路遮断手段による遮断をまず行うこと
により、このような電源電流等の電流を減少することが
できる。

【００４１】図１は、本発明の要旨を示すブロック図で
ある。

【００４２】この図１には、メモリセルの一部が示され
ている。

【００４３】この図１における配線部分Ｗは、前述の図
６における配線部分ＡやＢに相当する配線部分である。

【００４４】即ち、この図１の配線部分Ｗは、メモリセ
ルに記憶されているビットデータの値に対応してＨ状態
又はＬ状態のいずれか一方の状態となる配線部分である
と共に、メモリセルの外部からＨ状態又はＬ状態とする
ことにより、メモリセルに記憶されているビットデータ
を書き換えることができる配線部分である。

【００４５】又、この図１のスイッチング手段６ａ　は
、前述の図６のＰチャネルＭＯＳトランジスタＴ１ある
いはＴ３に対応するものであり、電源ＶＤＤへの接続の
有無をスイッチングするものである。又、この図１のス
イッチング手段６ｂ　は、前述の図６のＮチャネルＭＯ
ＳトランジスタＴ２あるいはＴ４に対応するものであり
、グランドＧＮＤへの接続の有無をスイッチングするも
のである。

【００４６】即ち、これらスイッチング手段６ａ　とス
イッチング手段６ｂ　とは、いずれか一方がオン状態と
なり他方がオフ状態となることにより、メモリセルにお
けるビットデータの記憶を行うものである。

【００４７】又、この図１において、端子Ｉ／Ｏは、図
６においてワード線ＷＯＲＤの論理状態に従ってオン状
態、又はオフ状態となるＮチャネルＭＯＳトランジスタ
Ｔ６あるいはＴ７に接続される部分に対応する部分であ
る。即ち、メモリセルへのビットデータの書き込みある
いは読み出しは、この端子Ｉ／Ｏを介して行われる。

【００４８】本発明においては、特に、この配線部分Ｗ
に、所定値書き込み手段４が接続されている。

【００４９】この所定値書き込み手段４は、メモリセル
に所定値のビットデータを書き込む手段である。即ち、
この所定値書き込み手段４は、メモリセルに書き込まれ
るビットデータに対応して配線部分ＷをＬ状態とする場
合には、この配線部分ＷをグランドＧＮＤにオン状態に
スイッチングするものである。

【００５０】あるいは、この所定値書き込み手段４は、
メモリセルに書き込まれるビットデータの所定値に従っ
て、配線部分ＷをＨ状態とする場合には、この配線部分
Ｗを電源ＶＤＤにオン状態にスイッチングするものであ
る。

【００５１】又、本発明においては、特に、図１に示さ
れる如く、回路遮断手段２が、ＰあるいはＱあるいはＲ
あるいはＳのいずれかの回路遮断部分に設けられている
。

【００５２】即ち、所定値書き込み手段４が配線部分Ｗ
をＬ状態にスイッチングするものである場合には、回路
遮断手段２は、回路遮断部分Ｐあるいは回路遮断部分Ｑ
の少なくともいずれか一方に設けられている。

【００５３】あるいは、所定値書き込み手段４が配線部
分ＷをＨ状態にスイッチングして所定の値のビットデー
タを書き込むものである場合には、この回路遮断手段２
は、回路遮断部分Ｒあるいは回路遮断部分Ｓの少なくと
もいずれか一方に配置されている。

【００５４】あるいは、この所定値書き込み手段４が外
部からの入力に従ってメモリセルにビットデータ“０”
でもビットデータ“１”でも書き込むことができる手段
である場合には、回路遮断手段２は、回路遮断部分Ｐあ
るいはＱの少なくともいずれか一方と、回路遮断部分Ｒ
あるいはＳの少なくともいずれか一方とに設けられてい
る。

【００５５】従って、本発明においては、所定値書き込
み手段４による所定値のビットデータのメモリセルへの
書き込みにあたっては、まず回路遮断手段２により、配
線部分Ｗから電源ＶＤＤまでの間の回路、あるいは配線
部分ＷからグランドＧＮＤまでの間の回路のいずれか一
方を、書き込まれるビットデータの値に対応して選択し
て遮断を行うようにしている。

【００５６】例えば、所定値書き込み手段４により、メ
モリセルに所定のビットデータを書き込むために配線部
分ＷをＬ状態にする場合においては、スイッチング手段
６ａ　がオン状態となっており、電源ＶＤＤと配線部分
Ｗとの間が接続状態となっており、配線部分ＷがＨ状態
となっていたとしても、回路遮断部分ＰあるいはＱに設
けられた回路遮断手段２により回路をまず遮断すること
により、電源ＶＤＤから所定値書き込み手段４への電流
を防止することができる。

【００５７】あるいは、所定値書き込み手段４によりメ
モリセルに書き込まれるビットデータの値に従って配線
部分ＷをＨ状態に書き込む場合において、スイッチング
手段６ｂ　がオン状態となっていて、配線部分Ｗとグラ
ンドＧＮＤとの間が接続状態となっていて、配線部分Ｗ
がＬ状態となっている場合であっても、回路遮断部分Ｒ
あるいはＳに設けられた回路遮断手段２をまず遮断状態
とすることにより、所定値書き込み手段４から配線部分
Ｗとスイッチング手段６ｂ　とを経てグランドＧＮＤへ
流れる電流を防止することができる。

【００５８】即ち、本発明においては、所定値書き込み
手段４による配線部分ＷをＨ状態あるいはＬ状態のいず
れか一方への所定値書き込み状態開始時刻ＴＷＳと、所
定値書き込み状態終了時刻ＴＷＥと、回路遮断手段２の
回路遮断状態開始時刻ＴＣＳと、回路遮断状態終了時刻
ＴＣＥと、所定値書き込み手段４により書き込まれた所
定値のビットデータに従って、メモリセル内の各スイッ
チング手段が定常状態である所定値書き込み完了状態に
なった所定値書き込み完了時刻ＴＥとに関しては、次式
のような関係となる。

【００５９】 　　　　ＴＣＳ＜ＴＷＳ　　あるいは　　ＴＣＳ＝ＴＷ
Ｓ　　　　　　…（１）（まず、回路遮断を行い、その
後所定値書き込み）

【００６０】 　　　　ＴＥ　　＜ＴＣＥ　　あるいは　　ＴＥ　　＝
ＴＣＥ　　　　　　…（２）（メモリセルに書き込まれ
てから、所定値書き込み終了）

【００６１】 　　　　ＴＥ　　＜ＴＷＥ　　あるいは　　ＴＥ　　＝
ＴＷＥ　　　　　　…（３）（メモリセルに書き込まれ
てから、回路遮断を終了）

【００６２】図２は、本発明
のメモリセルに用いられる所定値書き込みタイミング回
路の一例の論理回路図である。

【００６３】この図２の所定値書き込みタイミング回路
８によれば、図１の回路遮断手段２や所定値書き込み手
段４において、前述の（１）式から（３）式の条件を満
足するタイミングを得ることができる。

【００６４】この図２の所定値書き込みタイミング回路
８は、２つのＡＮＤゲート８１、８２により構成されて
いる。

【００６５】チップセレクト信号ＣＳは、図１に示され
るメモリセル、あるいは該メモリセルが用いられている
ＳＲＡＭが選択されたときにＨ状態となる。又、フラッ
シュクリア信号ＦＣは、当該メモリセルあるいは当該メ
モリセルが用いられているＳＲＡＭのフラッシュクリア
を行うときにＨ状態となる。

【００６６】従って、回路遮断信号ＦＣ１は、チップセ
レクト信号ＣＳがＨ状態で、且つフラッシュクリア信号
ＦＣがＨ状態となったときにＨ状態となる。

【００６７】又、所定値書き込み信号ＦＣ２は、回路遮
断信号ＦＣ１がＨ状態となってからＡＮＤゲート８２の
信号伝達遅延時間後にＨ状態となる。

【００６８】又、これら回路遮断信号ＦＣ１と所定値書
き込み信号ＦＣ２とは、チップセレクト信号ＣＳあるい
はフラッシュクリア信号ＦＣのいずれか一方がＬ状態と
なると、Ｌ状態となる。

【００６９】従って、図２の回路遮断信号ＦＣ１のＨ状
態のときに図１の回路遮断手段２を遮断状態として、Ｌ
状態のときに接続状態とする。又、図２の所定値書き込
み信号ＦＣ２のＨ状態のときにのみ、図１の所定値書き
込み手段４による所定値の書き込みを行えばよい。

【００７０】従って、本発明によれば、メモリセルにお
いて、所定値のビットデータを書き込む機能を備えると
共に、この所定値のビットデータの書き込み時の電源電
流等の電流を減少して、消費電力の低減や書き込み特性
の向上等を図ることが可能である。

【００７１】なお、本発明において、所定値書き込み手
段４により書き込まれるビットデータの値は、“０”で
も、“１”でも、あるいは、この所定値書き込み手段４
へ外部から入力される信号に従って“０”と“１”との
いずれか一方に随時変更できるものであってもよい。

【００７２】又、回路遮断手段２の配置位置は、所定値
書き込み手段４によって書き込まれる配線部分の位置と
、書き込まれる当該ビットデータに従って当該配線部分
がどのような論理状態となるかに従って配置されるもの
である。従って、本発明は、この回路遮断手段２の配置
位置を限定するものではない。

【００７３】又、本発明のメモリセルを、１ワード当り
所定のビット数で、所定のワード数分複数配置し、ＳＲ
ＡＭとしてもよい。

【００７４】このようにＳＲＡＭとした場合に、各メモ
リセルの所定値書き込み手段により書き込まれるビット
データの値を、ＳＲＡＭ全体で、“０”や“１”のいず
れか一方に統一することに限定するものではない。即ち
、ＳＲＡＭの各メモリセルにおいて、所定値書き込み手
段により書き込まれるビットデータの値を異ならせて、
フラッシュクリアの際には、所定のビットパターンを書
き込むようにしてもよい。

【００７５】又、本発明のメモリセルを複数用いてＳＲ
ＡＭとした場合に、複数のメモリセル間で、回路遮断手
段２を共用してもよく、又所定値書き込み手段４を共用
してもよい。このように回路遮断手段２あるいは所定値
書き込み手段４を複数のメモリセル間で共用することに
より、ＳＲＡＭ全体の集積度の向上を図ることができる
。

【００７６】又、本発明のメモリセルにおいては、回路
遮断手段２や所定値書き込み手段４を介して、電源ＶＤ
ＤからグランドＧＮＤに流れる電流が非常に少ないため
、これら回路遮断手段２あるいは所定値書き込み手段４
に用いられるスイッチング手段や配線等は、電流容量を
小さくすることが可能である。従って、本発明のメモリ
セルを複数用いてＳＲＡＭを構成した場合に、複数のメ
モリセル間でこれら回路遮断手段２や所定値書き込み手
段４を共用することは困難ではない。

【００７７】又、本発明のメモリセルを用いたＳＲＡＭ
において、該ＳＲＡＭを構成する複数のメモリセルを複
数のブロックにブロック分けし、これらブロック毎にフ
ラッシュクリアを行うことができるようにしてもよい。 このためには、回路遮断手段２や所定値書き込み手段４
のメモリセル毎やブロック毎の割付や、これら回路遮断
手段２や所定値書き込み手段４への制御信号線の接続を
、このブロック分けに従って決定すればよい。

【００７８】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００７９】図３は、本発明の第１実施例の回路図であ
る。

【００８０】この図３において、符号Ｔ１〜Ｔ４、Ｔ６
、Ｔ７、ＶＤＤ、ＧＮＤ、ＷＯＲＤ、ＢＩＴａ　、ＢＩ
Ｔｂ　、Ａ、Ｂは、前述の図６の同符号のものと同一の
ものである。

【００８１】又、この図３においては、配線部分Ａと電
源ＶＤＤとの間において、回路遮断手段２が設けられて
いる。

【００８２】この回路遮断手段２は、回路遮断信号ＦＣ
１のＨ状態のときにＰチャネルＭＯＳトランジスタＴ２
０をオフ状態とすることにより、電源ＶＤＤとＰチャネ
ルＭＯＳトランジスタＴ１のドレインとの間を遮断状態
とするものである。

【００８３】又、この図３において、配線部分Ａとグラ
ンドＧＮＤとの間において、所定値書き込み手段４が設
けられている。

【００８４】この所定値書き込み手段４は、所定値書き
込み信号ＦＣ２がＨ状態のときにＮチャネルＭＯＳトラ
ンジスタＴ４０がオン状態となることにより、配線部分
ＡをグランドＧＮＤに接続状態とし、この配線部分Ａを
Ｌ状態とするものである。

【００８５】又、この図３の回路遮断信号ＦＣ１と所定
値書き込み信号ＦＣ２とは、前述の図２の所定値書き込
みタイミング回路８により生成される。

【００８６】このように本発明の第１実施例によれば、
メモリセル毎に回路遮断手段２と所定値書き込み手段４
とを配置し、所定値のビットデータを書き込む機能を備
えることができる。

【００８７】又、この所定値のビットデータの書き込み
時の電源電流等の電流を減少して、消費電力の低減や書
き込み特性の向上を図ることが可能である。又、複数の
メモリセルにおいてフラッシュクリアを行う際にも、電
源電流のピークが生じないだけでなく、限られた電流容
量であるビット線ＢＩＴａ　やＢＩＴｂ　を用いる必要
がないという利点もある。

【００８８】図４は、本発明の第２実施例の回路図であ
る。

【００８９】この図４において、符号Ｔ１〜Ｔ４、Ｔ６
、Ｔ７、ＶＤＤ、ＧＮＤ、ＷＯＲＤ、ＢＩＴａ　、ＢＩ
Ｔｂ　、Ａ、Ｂは、前述の図６の同符号のものと同一の
ものである。

【００９０】又、この図４において、所定値書き込み手
段４は、前述の図３の所定値書き込み回路４と同一のも
のである。

【００９１】この図４においては、回路遮断手段２のＰ
チャネルＭＯＳトランジスタＴ２０が、本発明の適用さ
れたメモリセルを用いたＳＲＡＭの１ワード当りのビッ
ト数と同一の個数だけ備えられている。即ち、異なるワ
ードにおいて、同一のビット位置のメモリセルに関して
は、回路遮断手段２の同一のＰチャネルＭＯＳトランジ
スタＴ２０が用いられる。

【００９２】従って、この本発明の第２実施例によれば
、前述の本発明の第１実施例に比べて、ＳＲＡＭ全体に
用いられる回路遮断手段２のトランジスタ数を減少する
ことが可能である。

【００９３】図５は、本発明の第３実施例の回路図であ
る。

【００９４】この図５において、符号Ｔ１〜Ｔ４、Ｔ６
、Ｔ７、ＶＤＤ、ＧＮＤ、ＷＯＲＤ、ＢＩＴａ　、ＢＩ
Ｔｂ　、Ａ、Ｂは、前述の図６の同符号のものと同一の
ものである。

【００９５】この図５の本発明の第３実施例においては
、回路遮断手段２に用いられているＰチャネルＭＯＳト
ランジスタＴ２０が、ＳＲＡＭの複数のメモリセル（同
一ワードであるか各ワードの同一ビット位置であるかを
問わず）に対して共通して１個のみ用いられている。

【００９６】又、この図５の本発明の第３実施例におい
ては、所定値書き込み手段４が、各ビット線ＢＩＴａ　
毎に設けられている。即ち、所定値書き込み手段４の個
数は、１ワード当りのビット数と同一となっている。な
お、この所定値書き込み手段４は、ＮチャネルＭＯＳト
ランジスタＴ４０が用いられている。

【００９７】このような本発明の第３実施例によれば、
前述の本発明の第１実施例及び第２実施例に比べて、回
路遮断手段２や所定値書き込み手段４に用いられるトラ
ンジスタ数を減少することができ、ＳＲＡＭの集積度の
向上を図ることが可能である。

【００９８】なお、以上説明した本発明の第１実施例〜
第３実施例においては、スイッチング手段としてＭＯＳ
トランジスタが用いられているが、本発明はこれに限定
するものでなく、バイポーラトランジスタ等であっても
よく、電源又はグランドへの接続の有無を切換えること
が可能であるスイッチング手段であればよい。

【００９９】

【発明の効果】以上説明した通り、本発明によれば、電
源又はグランドへの接続の有無を切換える複数のスイッ
チング手段により、ビットデータを記憶するメモリセル
において、所定値のビットデータを書き込む機能を備え
ると共に、この所定値のビットデータの書き込み時の電
源電流等の電流を減少して、消費電力の低減や書き込み
特性の向上を図ることが可能な、ＳＲＡＭ等に用いるこ
とのできるメモリセルを提供することができるという優
れた効果を得ることができる。

【図面の簡単な説明】

【図１】図１は、本発明の要旨を示すブロック図である
。

【図２】図２は、本発明に用いられる所定値書き込みタ
イミング回路の一例の論理回路図である。

【図３】図３は、本発明の第１実施例の回路図である。

【図４】図４は、本発明の第２実施例の回路図である。

【図５】図５は、本発明の第３実施例の回路図である。

【図６】図６は、従来のメモリセルの回路図である。

【符号の説明】

２…回路遮断手段、 ４…所定値書き込み手段、 ６ａ　、６ｂ　…スイッチング手段、 ８…所定値書き込みタイミング回路、 ８１、８２…ＡＮＤゲート、 ＶＤＤ…電源（電源線）、 ＧＮＤ…グランド（グランド線）、 ＢＩＴａ　、ＢＩＴｂ　…ビット線、 ＷＯＲＤ…ワード線、 Ａ、Ｂ、Ｗ…配線部分、 Ｐ〜Ｓ…回路遮断部分、 ＦＣ…フラッシュクリア信号、 ＦＣ１…回路遮断信号、 ＦＣ２…所定値書き込み信号、 Ｔ１、Ｔ３、Ｔ２０…ＰチャネルＭＯＳトランジスタ、
Ｔ２、Ｔ４、Ｔ６、Ｔ７、Ｔ４０…ＮチャネルＭＯＳト
ランジスタ。

Claims (1)

1. 【特許請求の範囲】 【請求請１】電源又はグランドへの接続の有無を切換え
   てビットデータを記憶するための複数のスイッチング手
   段と、所定の配線部分をＨ状態又はＬ状態のいずれか一
   方の所定の状態にスイッチングすることで所定値のビッ
   トデータを書き込む所定値書き込み手段とを有するメモ
   リセルにおいて、前記所定の配線部分を、電源又はグラ
   ンドのいずれか一方へ接続することにより、前記所定値
   書き込み手段で書き込む状態とは逆の状態にスイッチン
   グ手段を含む、該配線部分から電源又はグランドの該い
   ずれか一方までの間の回路の途中を遮断する回路遮断手
   段と、を備え、前記所定値書き込み手段による所定値の
   ビットデータの書き込みにあたっては、まず前記回路遮
   断手段による遮断を行うことを特徴とするメモリセル。