JPS62272296A - カラ−液晶表示装置 - Google Patents
カラ−液晶表示装置Info
- Publication number
- JPS62272296A JPS62272296A JP11643486A JP11643486A JPS62272296A JP S62272296 A JPS62272296 A JP S62272296A JP 11643486 A JP11643486 A JP 11643486A JP 11643486 A JP11643486 A JP 11643486A JP S62272296 A JPS62272296 A JP S62272296A
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- JP
- Japan
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- liquid crystal
- crystal display
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- panel
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- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概要〕
本発明は、マトリックス構成の液晶表示パネルに係り、
パネルのＸ方向ライン上に配列されるＲ（赤）、Ｇ（緑
）、Ｂ（青）の画素を同じ順序に配列し。
パネルのＸ方向ライン上に配列されるＲ（赤）、Ｇ（緑
）、Ｂ（青）の画素を同じ順序に配列し。
データラインドライバのシフトレジスタのｌビ・ノドの
シフトデータ信号に対応させて、ビデオ信号の書込みを
行うサンプリングスイッチを同時に複数個動作させるデ
ータラインドライバ回路で駆動するものである。
シフトデータ信号に対応させて、ビデオ信号の書込みを
行うサンプリングスイッチを同時に複数個動作させるデ
ータラインドライバ回路で駆動するものである。
本発明はマトリックス構成の表示パネルに係るカラー液
晶表示装置に関する。
晶表示装置に関する。
係る液晶表示パネルは、カラーフィルタをパネルと組み
合わせてカラー化が容易になしうろことから、これを用
いた小型の文字表示および画像（テレビ）表示用のカラ
ー液晶表示装置が検討されている。
合わせてカラー化が容易になしうろことから、これを用
いた小型の文字表示および画像（テレビ）表示用のカラ
ー液晶表示装置が検討されている。
本発明は、パネル表示の文字品質を高め、またデータ（
色）信号制御をなすデータラインドライバ回路を簡易化
すべき要請によりなされたものである。
色）信号制御をなすデータラインドライバ回路を簡易化
すべき要請によりなされたものである。
第４図はＲ，Ｇ、Ｂの画素を配列する表示パネルの画素
構成と、該構成によるＲ、 Ｇ、 Ｂの何れか指定色に
よる文字表示をなす例（図は左からＡ、Ｂ、Ｃ，Ｋが表
示される）が示される。
構成と、該構成によるＲ、 Ｇ、 Ｂの何れか指定色に
よる文字表示をなす例（図は左からＡ、Ｂ、Ｃ，Ｋが表
示される）が示される。
第４図■はＲ，Ｇ、８画素の配列がＬ型モザイクの場合
、■と■の画素配列はＲ，Ｇ、８画素のインライン型配
列、また■の画素配列は変形インライン型と呼ばれる表
示パネルの場合である。
、■と■の画素配列はＲ，Ｇ、８画素のインライン型配
列、また■の画素配列は変形インライン型と呼ばれる表
示パネルの場合である。
第５図はＬ型モザイク配列パネルの駆動回路図。
及び第６図はインライン型配列パネルの駆動回路図であ
る。
る。
図に従って基本的回路構成とその動作概要を説明する。
パネル駆動に際して９行単位の表示走査をなす走査ライ
ンドライバと、書込みサンプリングをなすデータライン
ドライバとを設け、また走査ラインドライバ並びにデー
タラインドライバは、共通の同期制御回路からのタイミ
ングパルスで駆動がされる。
ンドライバと、書込みサンプリングをなすデータライン
ドライバとを設け、また走査ラインドライバ並びにデー
タラインドライバは、共通の同期制御回路からのタイミ
ングパルスで駆動がされる。
両図中、 ２１は垂直・水平両方向の同期制御回路。
２２はパネル１９ （または２０）の各水平ラインを順
次走査する走査ドライバ、２３と２４はともに垂直方向
ラインに対して表示の書込みデータを入力するデータラ
インドライバである。
次走査する走査ドライバ、２３と２４はともに垂直方向
ラインに対して表示の書込みデータを入力するデータラ
インドライバである。
データラインドライバ２３または２４は、シフトレジス
タ２５．サンプリングスイッチ２６．サンプリングコン
デンサ２７．及びバッファトライバ２８を具えるＩＣ回
路である。
タ２５．サンプリングスイッチ２６．サンプリングコン
デンサ２７．及びバッファトライバ２８を具えるＩＣ回
路である。
シフトレジスタ２５は、シフトデータ入力端子３０から
入るデータ信号を、クロック端子３１からのシフトクロ
ックで順次、右方向にシフトする。端子３０からのデー
タ信号は、シフトレジスタ内に１ビツトの例えばハイレ
ベルの信号であり、該ハイレベルがシフトクロックによ
り順次移動する。
入るデータ信号を、クロック端子３１からのシフトクロ
ックで順次、右方向にシフトする。端子３０からのデー
タ信号は、シフトレジスタ内に１ビツトの例えばハイレ
ベルの信号であり、該ハイレベルがシフトクロックによ
り順次移動する。
シフトレジスタ２５の各ビットは、サンプリングスイッ
チ２６ （ＦＥＴ素子）のゲートＧの制御線３２へ出力
されており、前記シフトデータのハイレベル信号出力が
あるとこれに対応するサンプリングスイッチ２６のソー
スＳとドレインＤ間がオンする。
チ２６ （ＦＥＴ素子）のゲートＧの制御線３２へ出力
されており、前記シフトデータのハイレベル信号出力が
あるとこれに対応するサンプリングスイッチ２６のソー
スＳとドレインＤ間がオンする。
コノ時、Ｒ，Ｇ、Ｂスイッチ７グ回路２９（７）ＶＩＤ
ｌ、ＶＩＤ２とＶＩＤ３それぞれのビデオ入力端子３３
にＲ，Ｇ、Ｂの表示信号が入っていると、 ＦＥＴ素子
２６のオンにより表示信号がサンプリングコンデンサ２
７に充電され、走査ライン分の表示信号がサンプリング
コンデンサに入力されてから、バッファトライバ２８に
よって、パネルの表示書込みがされる。該表示はパネル
のＸ方向配列になる全画素についてなされる。
ｌ、ＶＩＤ２とＶＩＤ３それぞれのビデオ入力端子３３
にＲ，Ｇ、Ｂの表示信号が入っていると、 ＦＥＴ素子
２６のオンにより表示信号がサンプリングコンデンサ２
７に充電され、走査ライン分の表示信号がサンプリング
コンデンサに入力されてから、バッファトライバ２８に
よって、パネルの表示書込みがされる。該表示はパネル
のＸ方向配列になる全画素についてなされる。
第５図の表示パネル１９は、第４図■欄に該当するイン
ライン型（モザイク）画素構成の場合であり、前記駆動
回路によりＲ，Ｇ、Ｂ何れか単色の文字。
ライン型（モザイク）画素構成の場合であり、前記駆動
回路によりＲ，Ｇ、Ｂ何れか単色の文字。
例えばＡ、Ｂ、ＣとＫを表示すれば１画素（ドツト）並
びがガタガタしていることによる文字歪があって表示の
視認性が良くない。
びがガタガタしていることによる文字歪があって表示の
視認性が良くない。
更に第６図パネル２０は、基本的回路構成は第５図と同
じであるが２画素配列がインライン型（ストライプ）構
成になる第４図■に該当する場合であり、同図■欄の表
示例と比較すると視認性が優れている。
じであるが２画素配列がインライン型（ストライプ）構
成になる第４図■に該当する場合であり、同図■欄の表
示例と比較すると視認性が優れている。
第５図と第６図において説明したＲ、Ｇ、８画素の駆動
方法に見られる如く、従来のデータラインドライバの回
路構成は、Ｘ方向配列ドツトとシフトレジスタ２５の１
ビツトとが１＝１の関係で対応しており１ シフトレジ
スタの１ビット送り毎に逐次。
方法に見られる如く、従来のデータラインドライバの回
路構成は、Ｘ方向配列ドツトとシフトレジスタ２５の１
ビツトとが１＝１の関係で対応しており１ シフトレジ
スタの１ビット送り毎に逐次。
表示データのサンプリングがされることから１例えば画
素数が多い大面積表示パネル１９またはパネル２０の駆
動時においては、シフト動作のクロック周波数が高くな
り、これにともないＩＣ構成のデータラインドライバ２
３または２４は高速動作のものが必要となる。
素数が多い大面積表示パネル１９またはパネル２０の駆
動時においては、シフト動作のクロック周波数が高くな
り、これにともないＩＣ構成のデータラインドライバ２
３または２４は高速動作のものが必要となる。
またクロック周波数が高くなると１例えばサンプリング
コンデンサ２７へのデータ書込み時間が短（なる等の問
題も生ずる。
コンデンサ２７へのデータ書込み時間が短（なる等の問
題も生ずる。
走査ラインドライバ２２と、シフトクロックで逐次シフ
トするシフトレジスタ２５のシフト信号に対応してＲ，
Ｇ、Ｂのビデオ信号をサンプリングするデータラインド
ライバ２３．を備えた一組の（Ｒ，Ｇ、Ｂ）画素をマト
リックス配列する表示パネル２ｏにおいて。
トするシフトレジスタ２５のシフト信号に対応してＲ，
Ｇ、Ｂのビデオ信号をサンプリングするデータラインド
ライバ２３．を備えた一組の（Ｒ，Ｇ、Ｂ）画素をマト
リックス配列する表示パネル２ｏにおいて。
すべての走査ラインに対して、−組の（Ｒ，Ｇ、Ｂ）画
素１０を同じ順序で配列すると共に、前記シフトレジス
タ２５の１ビツトに対してＲ，Ｇ、Ｂのビデオ入力端子
３０からの信号をサンプリングするサンプリングスイッ
チ１６を同時に二個以上動作させるデータラインドライ
バ１１と１２（または１３と１４）を具える本発明のカ
ラー液晶表示装置とすることよって前記の問題点が解決
される（第１図または第２図参照）。
素１０を同じ順序で配列すると共に、前記シフトレジス
タ２５の１ビツトに対してＲ，Ｇ、Ｂのビデオ入力端子
３０からの信号をサンプリングするサンプリングスイッ
チ１６を同時に二個以上動作させるデータラインドライ
バ１１と１２（または１３と１４）を具える本発明のカ
ラー液晶表示装置とすることよって前記の問題点が解決
される（第１図または第２図参照）。
一組のＲ，Ｇ、Ｂ画素が全走査ラインに対して同順序で
配列されるインライン構成であるから１文字表示を行う
場合、モザイク画素配列に比較して文字のみだれもなく
１表示品質に優れている。またデータドライバのシフト
レジスタの１ビツトに対して複数のサンプリングスイッ
チを同時に動作させるため、シフトレジスタの動作周波
数を従来構成（１： １）に比較して低減でき、データ
ラインドライバの低コスト化、低消費電力化が図られる
。
配列されるインライン構成であるから１文字表示を行う
場合、モザイク画素配列に比較して文字のみだれもなく
１表示品質に優れている。またデータドライバのシフト
レジスタの１ビツトに対して複数のサンプリングスイッ
チを同時に動作させるため、シフトレジスタの動作周波
数を従来構成（１： １）に比較して低減でき、データ
ラインドライバの低コスト化、低消費電力化が図られる
。
第１図と第２図により本発明表示パネルの駆動回路構成
実施例を説明する。実施例図中、従来と同じパネル駆動
回路要素には同一の参照番号が付与される。
実施例を説明する。実施例図中、従来と同じパネル駆動
回路要素には同一の参照番号が付与される。
第１図または第２図において、液晶表示パネルと組合わ
さる一組のＲ，Ｇ、Ｂ画素１０の配列構成はインライン
型とされる。
さる一組のＲ，Ｇ、Ｂ画素１０の配列構成はインライン
型とされる。
両図において、Ｒ，Ｇ、Ｂ画素１０は第３図に示す縦横
寸法比が１：１のものが好ましい。
寸法比が１：１のものが好ましい。
第１図実施例図のデータラインドライバ１１と１２の構
成において、シフトレジスタ２５から逐次出力されるビ
ット信号は、制御線３２により該信号の１ビツトが一組
のＲ，Ｇ、Ｂ画素１０を同時に制御する。
成において、シフトレジスタ２５から逐次出力されるビ
ット信号は、制御線３２により該信号の１ビツトが一組
のＲ，Ｇ、Ｂ画素１０を同時に制御する。
前記Ｒ，Ｇ、Ｂ画素１０のそれぞれに対応して入力され
るビデオ信号ラインには、同時サンプリングされる３個
のサンプリングスイッチ１６が接続される。
るビデオ信号ラインには、同時サンプリングされる３個
のサンプリングスイッチ１６が接続される。
このため、１ビット信号がハイレベルであれば。
３個のサンプリングスイッチ１６が動作し、対応するビ
デオ信号端子３３からの信号入力の有無でＲ，Ｇ。
デオ信号端子３３からの信号入力の有無でＲ，Ｇ。
Ｂ何れかカラーの表示がされる。
即ち、ＦＥＴ素子１８のドレインＤ側はビデオ入力端子
３３へ、該素子１８のソースＳ側はサンプリングコ゛
ンデンサ２７とバッファドライバ２８へそれぞれ接続さ
れ、また素子１８のゲートＧ側にはシフトレジスタ２５
の書込みビット信号線３２が接続される。
３３へ、該素子１８のソースＳ側はサンプリングコ゛
ンデンサ２７とバッファドライバ２８へそれぞれ接続さ
れ、また素子１８のゲートＧ側にはシフトレジスタ２５
の書込みビット信号線３２が接続される。
従って、シフトレジスタによるデータ書込みのサンプリ
ング動作クロックは、従来の３ドツトに対して１回の動
作ですむことになりデータラインドライバ１１ならびに
１２によるＲ、Ｇ、Ｂ画素駆動の動作周波数は、従来の
三分の−でよい。
ング動作クロックは、従来の３ドツトに対して１回の動
作ですむことになりデータラインドライバ１１ならびに
１２によるＲ、Ｇ、Ｂ画素駆動の動作周波数は、従来の
三分の−でよい。
第２図の実施例図では、１本のデータライン毎に、上下
のドライバ１３及び１４で振り分けをして該ラインを駆
動する回路側図である。
のドライバ１３及び１４で振り分けをして該ラインを駆
動する回路側図である。
データラインドライバ１３と１４は共に、シフトレジス
タ２５からのｌビット出力信号に対して、同時駆動され
る２個のサンプリングスイッチ１７が設けられた例であ
る。
タ２５からのｌビット出力信号に対して、同時駆動され
る２個のサンプリングスイッチ１７が設けられた例であ
る。
第２図のデータラインドライバ構成回路は、シサンプリ
ングコンデンサ２７．及びバッファドライバ２８等の構
成は第１図と同じである。
ングコンデンサ２７．及びバッファドライバ２８等の構
成は第１図と同じである。
第２図では、データラインドライバ１３ならびに１４に
よるインライン型配列のＲ，Ｇ、 Ｂ画素駆動の動作周
波数は従来回路構成に比べて三分の二ですむ。
よるインライン型配列のＲ，Ｇ、 Ｂ画素駆動の動作周
波数は従来回路構成に比べて三分の二ですむ。
以上の説明から明らかなように本発明のカラー液晶表示
装置によれば、パネルのＲ，Ｇ、Ｂ画素配列がインライ
ン型構成とされたこととあいまって。
装置によれば、パネルのＲ，Ｇ、Ｂ画素配列がインライ
ン型構成とされたこととあいまって。
パネル表示の駆動用データラインドライバ回路が簡易化
されること２文字表示の視認性が優れることなど、実用
性能のよいパネルが低コストで実現される利点がある。
されること２文字表示の視認性が優れることなど、実用
性能のよいパネルが低コストで実現される利点がある。
第１図は本発明表示パネルの回路構成実施例図。
第２図は本発明表示パネルの他の回路構成実施例図。
第３図は実施例に係る画素の縦横寸法比を示す。
第４図はカラー画素配列構成と文字表示品質を説明する
図。 第５図と第６図は従来表示パネルの回路構成図。 図中、１０は一組の（Ｒ，Ｇ、Ｂ）画素。 １１．１２，１３，１４．２３と２４はデータラインド
ライバ。 １６、１７と２６はサンプリングスイッチ。 １８はＦＥＴ （スイッチ）素子。 １９と２０は表示パネル。
図。 第５図と第６図は従来表示パネルの回路構成図。 図中、１０は一組の（Ｒ，Ｇ、Ｂ）画素。 １１．１２，１３，１４．２３と２４はデータラインド
ライバ。 １６、１７と２６はサンプリングスイッチ。 １８はＦＥＴ （スイッチ）素子。 １９と２０は表示パネル。
Claims (2)
- （１）走査ラインドライバと、シフトクロックで逐次シ
フトするシフトレジスタのシフト信号に対応してＲ、Ｇ
、Ｂのビデオ信号をサンプリングするデータラインドラ
イバ、を備えた一組の画素（Ｒ、Ｇ、Ｂ）をマトリック
ス配列する表示パネルにおいて、すべての走査ラインに
対して一組の画素（Ｒ、Ｇ、Ｂ）を同じ順序で配列する
と共に、 前記シフトレジスタの１ビットに対してＲ、Ｇ、Ｂのビ
デオ信号をサンプリングするサンプリングスイッチを同
時に二個以上動作させるデータラインドライバを具える
ことを特徴とするカラー液晶表示装置。 - （２）前記サンプリングスイッチを画素Ｒ、Ｇ、Ｂに対
応した三個を同時に動作させることを特徴とする特許請
求の範囲第１項記載のカラー液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116434A JP2581672B2 (ja) | 1986-05-20 | 1986-05-20 | カラ−液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116434A JP2581672B2 (ja) | 1986-05-20 | 1986-05-20 | カラ−液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62272296A true JPS62272296A (ja) | 1987-11-26 |
| JP2581672B2 JP2581672B2 (ja) | 1997-02-12 |
Family
ID=14687008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61116434A Expired - Lifetime JP2581672B2 (ja) | 1986-05-20 | 1986-05-20 | カラ−液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581672B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6279297U (ja) * | 1985-11-01 | 1987-05-21 | ||
| JPS62100759U (ja) * | 1985-12-16 | 1987-06-26 |
-
1986
- 1986-05-20 JP JP61116434A patent/JP2581672B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6279297U (ja) * | 1985-11-01 | 1987-05-21 | ||
| JPS62100759U (ja) * | 1985-12-16 | 1987-06-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2581672B2 (ja) | 1997-02-12 |
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