JPS622731B2 - - Google Patents
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- JPS622731B2 JPS622731B2 JP56017680A JP1768081A JPS622731B2 JP S622731 B2 JPS622731 B2 JP S622731B2 JP 56017680 A JP56017680 A JP 56017680A JP 1768081 A JP1768081 A JP 1768081A JP S622731 B2 JPS622731 B2 JP S622731B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
- H03K19/1956—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current using an inductorless circuit
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Description
【発明の詳細な説明】
本発明はジヨセフソン接合を用いた超高速・低
電力動作が可能な超伝導論理ゲートを用いた超伝
導論理回路に関するものである。 従来の超伝導論理ゲートとしては磁束量子干渉
計を用いるものが知られ広く用いられていた。し
かしながら、このような論理ゲートでは、高速で
かつ低電力動作を行なわしめることが困難であつ
たり、外部磁場の影響を受けるため安定動作が損
なわれる、また、浮遊インダクタンス等による特
性変動が大きく製作面での歩留まりが低下する等
の欠点を有していた、このような干渉計を用いた
回路における欠点を除去しうる回路として本願出
願人は、抵抗とジヨセフソン接合でループを形成
した構造を有する第１図の如き直接接合に電流を
注入する形式の論理ゲートを特願昭55―78082で
提案した。特願昭55―78082のゲートの構造・動
作の詳細は上記明細書を参照することとするが、
この論理ゲートは上記利点の他に入出力信号の分
離が可能であるという特長をもち、また、従来の
論理ゲートと比べると高い感度を有し、出力線数
を多く（２〜３個以上）とり得るものである。し
かし、出力線の数をさらに多くとる場合（例えば
４個以上）、バイアス信号の大きい領域で動作を
させる必要が生じるため、動作マージンの低下を
まねくという難点が生じる。ここで論理ゲートの
入力信号レベルは一般に統一され（出力）＝（次段
の入力）故、出力線の数とは出力に取り出し得る
電流ＩOUTと入力信号レベルＩINの比ＩOUT／ＩIN
で与えられる。ここにＩOUTはバイアス電流の負
荷への分流分である。又マージンとはしきい値に
対して許容できる変動量である。しきい値の形状
は第１図に示す論理ゲートにおけるR1／R3の比
率に依存する故しきい値の形状が同じであれば同
じ動作マージンをもつものと考えることができ
る。 この発明は第１図に示す超伝導論理ゲートＧを
基本要素とし、これに他の論理ゲート又は同じ超
伝導論理ゲートＧを並列に接続した回路構成を特
徴とし、この状態でバイアス電流Ｉgを供給する
ことによつて、電流増幅作用を持たせ、広い動作
マージンのもとに、より多くの出力、即ち出力線
が１本の場合には、そこに流れる電流を、より大
なるものとし、一方、放射状に出力線を配し、各
線には必要とされる電流を供給しようとする場合
には、出力線の本数をより多くとれるようにしよ
うとするものである。 以下図面を参照して、この発明の一実施例を詳
細に説明する。 第２図は本発明の超伝導論理ゲートの一実施例
を示す。図中Ｇは第１のゲートで特願昭55―
78082で示された論理ゲート、第２のゲートＡは
増幅段R1，R2，R3，R4，ＲA1，ＲA2，Ｒg1，Ｒg
２，ＲLは抵抗、ただし、R1，R2，R3，ＲA1，Ｒ
A2，ＲA3≪ＲL、R4＜ＲLとなるように各々の抵抗
値を選んで構成されるゲートである。なおJ1，
J2，J3，ＪA1，ＪA2はジヨセフソン接合、T1，
T2，T3はゲートＧの端子、ＴA1，ＴA2，ＴA3は増
幅段Ａの端子、Ｔgはバイアス信号端子を示す。 この実施例ではバイアス信号の端子Ｔgとゲー
トＧの端子T1及び増幅段Ａの端子ＴA1にそれぞ
れＲg1，Ｒg2なる抵抗を介して接続し、バイアス
電流を分流してゲートＧ及び増幅段Ａに印加する
ようにしており、また、ゲートＧの出力端子T3
と増幅段Ａの端子ＴA2を抵抗R4を介して接続しゲ
ートの出力信号を増幅段に導くようにしている点
に特徴がある。 この回路の動作原理及び特性は以下に示す通り
である。いま、その信号のみでは、いかなるジヨ
セフソン接合も電圧転移しないレベルのバイアス
信号を印加しておく。この状態ではT2，T3，ＴA
２，ＴA3はすべて電圧は零で出力にはいかなる信
号もとり出し得ない。次にゲートＧの入力端子
T2に入力信号を印加する場合、ゲートＧはまず
ジヨセフソン接合J2が電圧状態に転移、次にジヨ
セフソン接合J3、更にジヨセフソンJ1が電圧状態
に転移し、端子T3に電圧が発生し、端子T3に接
続した抵抗に出力電流が取り出されるという、そ
のスイツチングのシーケンスに従つてスイツチ
し、抵抗R4を介して増幅段Ａの端子ＴA2に電流が
流れる。また、ゲートＧの端子T1から接地をみ
た抵抗はゲートのスイツチと共に大きくなる。す
なわち、スイツチ前はほぼ値R1R3／（R1＋R3）で
あつたのがほぼ値R3＋R4となる（但しR1〜R4は
同記号の抵抗の抵抗値）。 なぜならば、論理ゲートＧがスイツチ前はジヨ
セフソン接合J1，J2，J3共に抵抗は零であるので
端子T1から接地を見た抵抗はR1とR3の並列部分
のみである。一方、スイツチ後は、ジヨセフソン
接合J1とJ3が高抵抗となり、一方、抵抗R4に接続
されるゲートＡのジヨセフソン接合ＪA1は抵抗が
零の状態にある。従つてR3とR4との直列抵抗の
みが端子T1から見た場合の抵抗となるからであ
る。このため、抵抗Ｒg1を経由してゲートＧに流
れていた電流Ｉgの成分が減じ、抵抗Ｒg2を経由
して増幅段Ａに流れる成分が増加する。その結
果、増幅段Ａはまず、ジヨセフソン接合ＪA2がス
イツチする。これは端子T1からのバイアス信号
の分流分と端子T2からの入力信号（これはゲー
トＧの出力に等しい）の重畳電流によつて電圧に
転移するからである。その結果ジヨセフソン接合
ＪA2への分流分が増大しジヨセフソン接合ＪA2も
電圧に転移し端子ＴA3から出力信号を取り出すこ
とができるという、そのスイツチングのシーケン
スに従つてスイツチし、ＲLには出力信号が取り
出される。 この実施例における出力信号の最大値は、電圧
転移後ジヨセフソン接合のもつ抵抗値がR1，
R2，R3，R4，Ｒg1，Ｒg2，ＲL等に比べ十分に大
きいという条件のもとでは、略々ＩJ1＋ＩJ3＋Ｉ
JA1＋ＩJA2となる。ここでＩJ1，ＩJ3，ＩJA1，Ｉ
JA2はジヨセフソン接合J1，J3，ＪA1，ＪA2の最大
超伝導電流である。第１図のような論理のゲート
Ｇの単体の出力信号の最大値はＩJ1＋ＩJ3である
が第２図に示す論理回路においては出力信号ＩJA
１＋ＩJA3は以下に示す通り出力信号ＩJ1＋ＩJ3よ
りも大きい値とすることが可能なことから、この
実施例における出力電流は論理ゲートＧの単体よ
りも非常に大きなものとなし得る。いま、第１図
に示す論理ゲートＧで適当なバイアス及び入力信
号マージンが得られる場合のR1／R3（＝ＩJ3／
ＩJ1）の比率をｎとする場合、例えば、マージン
を20〜30％として出力線数を２〜３とするとｎ＝
３程度となる。同様の入力及びバイアスマージン
で増幅段Ａが動作するための条件は略々ＲA1／Ｒ
A2（＝ＩJA2／ＩJA1）＝ｎと考えることができ
る。又バイアス電流の大きい部分で両者のしきい
値は同一となる。一方、本発明の回路においてゲ
ートＧを一つの接合、増幅段Ａを１つの接合とし
てとらえることができる即ち、ゲートＧがスイツ
チした後の増幅段Ａのスイツチ動作はジヨセフソ
ン接合ＪA1が転移した後ジヨセフソン接合ＪA2が
転移する動作との類推が成立する。従つて、この
場合も上記の論理ゲートにおけるマージンを保存
するように抵抗の比率を決めると、Ｒg1／Ｒg2
（＝（ＩJA1＋ＩJA3）／（ＩJ1＋ＩJ3））＝ｎとな
る。 即ち、本発明の回路においては、論理ゲートＧ
には全バイアス電流のうちの１／ｎしか流れず、
論理ゲートＧとＡが共にスイツチした後には、バ
イアスのほとんどが負荷に流れるので、論理ゲー
トＧのみを単独で動作させた場合に対し、同一マ
ージンで動作させるとｎ＋１倍の出力電流、即ち
出力線数がとれることになる。 なお、上述の論理ゲートＡを、他の論理ゲート
と並列に接続することによつて、増幅段として作
用させようとする回路構成はエレクトロニツクデ
ザインの1979年11月８日号、第19ページ乃至第20
ページ（ELECTRONIC DESIGN November8，
1979page19〜page20）及びテクニカル・ダイジ
エスト オブ アイ・イー・デイー・エム1979年
第482ページ乃至第484ページ記載の論文“ジヨセ
フソン・ダイレクト・カツプルドロジツク”
（Josephzon Direct Coupled Logic（DCL），
Technical Digest of IEDM，p482，1979）に記
載されている。 しかしながら、上記の文献で増幅段の論理ゲー
トＡを接続すべき基本の論理ゲートはDCLゲー
トと呼ばれるゲートである。しかしながら、この
DCL論理ゲートはバイアス電流を抵抗により分
流せしめて、論理ゲート内で最初にスイツチする
ジヨセフソン接合に流すという点で第１図に示す
発明者が先に提案したゲートと共通するが、第１
図のゲートと異なるところは、制御用の入力信号
も、上記バイアス電流と全く同一の比率をもつ
て、最初にスイツチするジヨセフソン接合に重畳
されてしまう。従つてDCLゲートにおいては、
その中に含まれる抵抗の比率を変えても、常に感
度は１であり、バイアス電流と制御用入力電流の
値は、ほぼ等しい条件で使用せざるを得ず、その
結果、出力電流と入力電流の比率がとれない。こ
のため、上記の論文で示すような電流増幅段の論
理ゲートＡを連接せしめて、はじめて実用となる
論理ゲートである。 これに対して、第１図に示す論理ゲートは抵抗
R1とR3の比率を変えることにより感度を任意に
高くでき、このゲート単体でも、入力電流に比し
て、充分大なる出力電流が得られるものである。
従つて、このゲートに、更に電流増幅段である論
理ゲートＡを連接させれば、論理回路全体として
入力電流と、最終的に取り出し得る出力電流の比
率を極めて高くとることができるので上述した回
路構成の効果を更に有効に活用できる。 第３図は、この発明の他の実施例である。図
中、Ａ及びA′は増幅段を示し、Ｒg1，Ｒg2，Ｒg3
はバイアス分割抵抗を示し、ＲL1，ＲL2は負荷抵
抗を夫々示す。この実施例は第２図の実施例の出
力段にもう一段増幅段A′を設けたものである。
この回路の動作は、バイアス印加のものに入力信
号をゲートＧのT2に印加すると先ずゲートＧが
次に増幅段Ａ，A′と順次スイツチして行つて出
力信号が負荷抵抗ＲL2に得られる。この場合得ら
れる出力信号の最大値は理想状態ではＩJ1＋ＩJ3
＋ＩJA1＋ＩJA2＋ＩJA1′＋ＩJA2′となり、第２図
の実施例以上の出力信号を得ることが可能であ
る。尚、上記ＩJ1〜ＩJA2′はジヨセフソン接合J1
〜ＪA2の最大ジヨセフソン電流値を示す。 第４図は本発明の他の実施例である。この実施
例では第２図の実施例におけるR4なる抵抗と直
列にインダクタンスＬを挿入している。このイン
ダクタンスＬを導入することによつて、ゲートＧ
のスイツチングシーケンスにおけるジヨセフソン
接合J3が電圧転移した後にジヨセフソン接合J1が
転移しやすくできるため、回路が確実に動作する
という利点が生じる。なお、このインダクタンス
には干渉計のインダクタンスのように値に精度を
必要としない。 第５図は本発明の他の実施例である。この実施
例では第１図の如きゲートＧを２個夫々の出力端
子が抵抗R4，R4′を介して接続されかつ抵抗R4，
R4′の交点に負荷抵抗を接続して出力信号を取り
出すようにし、又、ゲートＧ，G′の端子T1，
T1′は、バイアス抵抗Ｒg1，Ｒg2を介してバイア
ス信号端子Ｔgに接続されてなることを特徴とす
る。第５図の実施例ではバイアス信号印加のもと
に入力端子T2（又はT2′）に入力信号が印加され
るとゲートＧ（又はG′）がスイツチし、この結
果、Ｒg1（又はＲg2）を介して流れる電流が減
じ、抵抗Ｒg2（又はＲg1）を流れる電流が増加す
る。またゲートＧ（又はG′）がスイツチすると
出力信号が抵抗R4（又はR4′）を通して抵抗
R4′（又はR4）を通りゲートG′（又はＧ）のジヨ
セフソン接合J3′（又はJ3）に流れる。この結果ゲ
ートG′（又はＧ）のジヨセフソン接合J3（又は
J3′）が電圧に転移することになる。この結果バ
イアス電流はジヨセフソン接合J1′（又はJ1）に集
中するためこれも電圧状態に転移する。この状況
では、バイアス電流のほとんどは抵抗R4，R4′を
経由して抵抗ＲLに流れることになる。 この例では、第２図と異なり複数の入力端子を
持ちどの端子への微少な信号入力でもゲートのス
イツチが可能となるうえ、出力電流も従来の単一
ゲートの場合の倍又はそれ以上得られるという大
きな利点がある。 上記第２図〜第５図の実施例において、出力信
号を各ゲート又は増幅段の端子T1から取り出し
てもよく、さらにバイアス入力端子Ｔgから取出
しても得られる効果は変らない。なぜならば、ゲ
ートがスイツチする前に負荷抵抗に電流が洩れ出
す欠点がある反面、ゲートスイツチ後に取り出し
得る電流は大きいという長所がある点のみが異な
るだけで、基本的なゲート内のスイツチシーケン
スは本質的には変らないからである。 なお、ゲートＧにおけるジヨセフソン接合J1と
抵抗R1の交点Ｐを入力端子ＴA2として用い、また
端子T1を端子ＴA1、端子T3を端子ＴA3として用
いると、この回路は増幅段Ａと略々同一の動作を
する。なぜならば、R2≪ＲL，ＲSGここでＲSGは
接合の電圧転移後の抵抗であるのでジヨセフソン
接合J2はスイツチしても、ジヨセフソン接合J2と
抵抗R2の並列合成抵抗値はほぼ抵抗R2となり、
これは抵抗ＲLやジヨセフソン接合J1及びJ3のス
イツチ後の抵抗値ＲSGに比べ小さいので前記ジヨ
セフソン接合J2と抵抗R2の並列部分はシヨートと
みなしても本質的動作は変らないからである。従
つて第２図乃至第４図の増幅段は、すべてＰ点を
入力端子とするゲートＧと置き代えてもよい。 以上述べたように、本発明によると、超伝導ル
ープを含まない低電力、高速動作が可能で且つ入
出力信号の分離が可能な超伝導論理ゲートに増幅
用の他の論理ゲートを並列に接続することにより
動作マージンを劣化することなく、小さな入力の
もとに、より大きな出力電流を得ることができ、
従つて多数の出力線をとることが可能であること
から、各種の論理ゲートを駆動するための回路と
して特に有効である。
電力動作が可能な超伝導論理ゲートを用いた超伝
導論理回路に関するものである。 従来の超伝導論理ゲートとしては磁束量子干渉
計を用いるものが知られ広く用いられていた。し
かしながら、このような論理ゲートでは、高速で
かつ低電力動作を行なわしめることが困難であつ
たり、外部磁場の影響を受けるため安定動作が損
なわれる、また、浮遊インダクタンス等による特
性変動が大きく製作面での歩留まりが低下する等
の欠点を有していた、このような干渉計を用いた
回路における欠点を除去しうる回路として本願出
願人は、抵抗とジヨセフソン接合でループを形成
した構造を有する第１図の如き直接接合に電流を
注入する形式の論理ゲートを特願昭55―78082で
提案した。特願昭55―78082のゲートの構造・動
作の詳細は上記明細書を参照することとするが、
この論理ゲートは上記利点の他に入出力信号の分
離が可能であるという特長をもち、また、従来の
論理ゲートと比べると高い感度を有し、出力線数
を多く（２〜３個以上）とり得るものである。し
かし、出力線の数をさらに多くとる場合（例えば
４個以上）、バイアス信号の大きい領域で動作を
させる必要が生じるため、動作マージンの低下を
まねくという難点が生じる。ここで論理ゲートの
入力信号レベルは一般に統一され（出力）＝（次段
の入力）故、出力線の数とは出力に取り出し得る
電流ＩOUTと入力信号レベルＩINの比ＩOUT／ＩIN
で与えられる。ここにＩOUTはバイアス電流の負
荷への分流分である。又マージンとはしきい値に
対して許容できる変動量である。しきい値の形状
は第１図に示す論理ゲートにおけるR1／R3の比
率に依存する故しきい値の形状が同じであれば同
じ動作マージンをもつものと考えることができ
る。 この発明は第１図に示す超伝導論理ゲートＧを
基本要素とし、これに他の論理ゲート又は同じ超
伝導論理ゲートＧを並列に接続した回路構成を特
徴とし、この状態でバイアス電流Ｉgを供給する
ことによつて、電流増幅作用を持たせ、広い動作
マージンのもとに、より多くの出力、即ち出力線
が１本の場合には、そこに流れる電流を、より大
なるものとし、一方、放射状に出力線を配し、各
線には必要とされる電流を供給しようとする場合
には、出力線の本数をより多くとれるようにしよ
うとするものである。 以下図面を参照して、この発明の一実施例を詳
細に説明する。 第２図は本発明の超伝導論理ゲートの一実施例
を示す。図中Ｇは第１のゲートで特願昭55―
78082で示された論理ゲート、第２のゲートＡは
増幅段R1，R2，R3，R4，ＲA1，ＲA2，Ｒg1，Ｒg
２，ＲLは抵抗、ただし、R1，R2，R3，ＲA1，Ｒ
A2，ＲA3≪ＲL、R4＜ＲLとなるように各々の抵抗
値を選んで構成されるゲートである。なおJ1，
J2，J3，ＪA1，ＪA2はジヨセフソン接合、T1，
T2，T3はゲートＧの端子、ＴA1，ＴA2，ＴA3は増
幅段Ａの端子、Ｔgはバイアス信号端子を示す。 この実施例ではバイアス信号の端子Ｔgとゲー
トＧの端子T1及び増幅段Ａの端子ＴA1にそれぞ
れＲg1，Ｒg2なる抵抗を介して接続し、バイアス
電流を分流してゲートＧ及び増幅段Ａに印加する
ようにしており、また、ゲートＧの出力端子T3
と増幅段Ａの端子ＴA2を抵抗R4を介して接続しゲ
ートの出力信号を増幅段に導くようにしている点
に特徴がある。 この回路の動作原理及び特性は以下に示す通り
である。いま、その信号のみでは、いかなるジヨ
セフソン接合も電圧転移しないレベルのバイアス
信号を印加しておく。この状態ではT2，T3，ＴA
２，ＴA3はすべて電圧は零で出力にはいかなる信
号もとり出し得ない。次にゲートＧの入力端子
T2に入力信号を印加する場合、ゲートＧはまず
ジヨセフソン接合J2が電圧状態に転移、次にジヨ
セフソン接合J3、更にジヨセフソンJ1が電圧状態
に転移し、端子T3に電圧が発生し、端子T3に接
続した抵抗に出力電流が取り出されるという、そ
のスイツチングのシーケンスに従つてスイツチ
し、抵抗R4を介して増幅段Ａの端子ＴA2に電流が
流れる。また、ゲートＧの端子T1から接地をみ
た抵抗はゲートのスイツチと共に大きくなる。す
なわち、スイツチ前はほぼ値R1R3／（R1＋R3）で
あつたのがほぼ値R3＋R4となる（但しR1〜R4は
同記号の抵抗の抵抗値）。 なぜならば、論理ゲートＧがスイツチ前はジヨ
セフソン接合J1，J2，J3共に抵抗は零であるので
端子T1から接地を見た抵抗はR1とR3の並列部分
のみである。一方、スイツチ後は、ジヨセフソン
接合J1とJ3が高抵抗となり、一方、抵抗R4に接続
されるゲートＡのジヨセフソン接合ＪA1は抵抗が
零の状態にある。従つてR3とR4との直列抵抗の
みが端子T1から見た場合の抵抗となるからであ
る。このため、抵抗Ｒg1を経由してゲートＧに流
れていた電流Ｉgの成分が減じ、抵抗Ｒg2を経由
して増幅段Ａに流れる成分が増加する。その結
果、増幅段Ａはまず、ジヨセフソン接合ＪA2がス
イツチする。これは端子T1からのバイアス信号
の分流分と端子T2からの入力信号（これはゲー
トＧの出力に等しい）の重畳電流によつて電圧に
転移するからである。その結果ジヨセフソン接合
ＪA2への分流分が増大しジヨセフソン接合ＪA2も
電圧に転移し端子ＴA3から出力信号を取り出すこ
とができるという、そのスイツチングのシーケン
スに従つてスイツチし、ＲLには出力信号が取り
出される。 この実施例における出力信号の最大値は、電圧
転移後ジヨセフソン接合のもつ抵抗値がR1，
R2，R3，R4，Ｒg1，Ｒg2，ＲL等に比べ十分に大
きいという条件のもとでは、略々ＩJ1＋ＩJ3＋Ｉ
JA1＋ＩJA2となる。ここでＩJ1，ＩJ3，ＩJA1，Ｉ
JA2はジヨセフソン接合J1，J3，ＪA1，ＪA2の最大
超伝導電流である。第１図のような論理のゲート
Ｇの単体の出力信号の最大値はＩJ1＋ＩJ3である
が第２図に示す論理回路においては出力信号ＩJA
１＋ＩJA3は以下に示す通り出力信号ＩJ1＋ＩJ3よ
りも大きい値とすることが可能なことから、この
実施例における出力電流は論理ゲートＧの単体よ
りも非常に大きなものとなし得る。いま、第１図
に示す論理ゲートＧで適当なバイアス及び入力信
号マージンが得られる場合のR1／R3（＝ＩJ3／
ＩJ1）の比率をｎとする場合、例えば、マージン
を20〜30％として出力線数を２〜３とするとｎ＝
３程度となる。同様の入力及びバイアスマージン
で増幅段Ａが動作するための条件は略々ＲA1／Ｒ
A2（＝ＩJA2／ＩJA1）＝ｎと考えることができ
る。又バイアス電流の大きい部分で両者のしきい
値は同一となる。一方、本発明の回路においてゲ
ートＧを一つの接合、増幅段Ａを１つの接合とし
てとらえることができる即ち、ゲートＧがスイツ
チした後の増幅段Ａのスイツチ動作はジヨセフソ
ン接合ＪA1が転移した後ジヨセフソン接合ＪA2が
転移する動作との類推が成立する。従つて、この
場合も上記の論理ゲートにおけるマージンを保存
するように抵抗の比率を決めると、Ｒg1／Ｒg2
（＝（ＩJA1＋ＩJA3）／（ＩJ1＋ＩJ3））＝ｎとな
る。 即ち、本発明の回路においては、論理ゲートＧ
には全バイアス電流のうちの１／ｎしか流れず、
論理ゲートＧとＡが共にスイツチした後には、バ
イアスのほとんどが負荷に流れるので、論理ゲー
トＧのみを単独で動作させた場合に対し、同一マ
ージンで動作させるとｎ＋１倍の出力電流、即ち
出力線数がとれることになる。 なお、上述の論理ゲートＡを、他の論理ゲート
と並列に接続することによつて、増幅段として作
用させようとする回路構成はエレクトロニツクデ
ザインの1979年11月８日号、第19ページ乃至第20
ページ（ELECTRONIC DESIGN November8，
1979page19〜page20）及びテクニカル・ダイジ
エスト オブ アイ・イー・デイー・エム1979年
第482ページ乃至第484ページ記載の論文“ジヨセ
フソン・ダイレクト・カツプルドロジツク”
（Josephzon Direct Coupled Logic（DCL），
Technical Digest of IEDM，p482，1979）に記
載されている。 しかしながら、上記の文献で増幅段の論理ゲー
トＡを接続すべき基本の論理ゲートはDCLゲー
トと呼ばれるゲートである。しかしながら、この
DCL論理ゲートはバイアス電流を抵抗により分
流せしめて、論理ゲート内で最初にスイツチする
ジヨセフソン接合に流すという点で第１図に示す
発明者が先に提案したゲートと共通するが、第１
図のゲートと異なるところは、制御用の入力信号
も、上記バイアス電流と全く同一の比率をもつ
て、最初にスイツチするジヨセフソン接合に重畳
されてしまう。従つてDCLゲートにおいては、
その中に含まれる抵抗の比率を変えても、常に感
度は１であり、バイアス電流と制御用入力電流の
値は、ほぼ等しい条件で使用せざるを得ず、その
結果、出力電流と入力電流の比率がとれない。こ
のため、上記の論文で示すような電流増幅段の論
理ゲートＡを連接せしめて、はじめて実用となる
論理ゲートである。 これに対して、第１図に示す論理ゲートは抵抗
R1とR3の比率を変えることにより感度を任意に
高くでき、このゲート単体でも、入力電流に比し
て、充分大なる出力電流が得られるものである。
従つて、このゲートに、更に電流増幅段である論
理ゲートＡを連接させれば、論理回路全体として
入力電流と、最終的に取り出し得る出力電流の比
率を極めて高くとることができるので上述した回
路構成の効果を更に有効に活用できる。 第３図は、この発明の他の実施例である。図
中、Ａ及びA′は増幅段を示し、Ｒg1，Ｒg2，Ｒg3
はバイアス分割抵抗を示し、ＲL1，ＲL2は負荷抵
抗を夫々示す。この実施例は第２図の実施例の出
力段にもう一段増幅段A′を設けたものである。
この回路の動作は、バイアス印加のものに入力信
号をゲートＧのT2に印加すると先ずゲートＧが
次に増幅段Ａ，A′と順次スイツチして行つて出
力信号が負荷抵抗ＲL2に得られる。この場合得ら
れる出力信号の最大値は理想状態ではＩJ1＋ＩJ3
＋ＩJA1＋ＩJA2＋ＩJA1′＋ＩJA2′となり、第２図
の実施例以上の出力信号を得ることが可能であ
る。尚、上記ＩJ1〜ＩJA2′はジヨセフソン接合J1
〜ＪA2の最大ジヨセフソン電流値を示す。 第４図は本発明の他の実施例である。この実施
例では第２図の実施例におけるR4なる抵抗と直
列にインダクタンスＬを挿入している。このイン
ダクタンスＬを導入することによつて、ゲートＧ
のスイツチングシーケンスにおけるジヨセフソン
接合J3が電圧転移した後にジヨセフソン接合J1が
転移しやすくできるため、回路が確実に動作する
という利点が生じる。なお、このインダクタンス
には干渉計のインダクタンスのように値に精度を
必要としない。 第５図は本発明の他の実施例である。この実施
例では第１図の如きゲートＧを２個夫々の出力端
子が抵抗R4，R4′を介して接続されかつ抵抗R4，
R4′の交点に負荷抵抗を接続して出力信号を取り
出すようにし、又、ゲートＧ，G′の端子T1，
T1′は、バイアス抵抗Ｒg1，Ｒg2を介してバイア
ス信号端子Ｔgに接続されてなることを特徴とす
る。第５図の実施例ではバイアス信号印加のもと
に入力端子T2（又はT2′）に入力信号が印加され
るとゲートＧ（又はG′）がスイツチし、この結
果、Ｒg1（又はＲg2）を介して流れる電流が減
じ、抵抗Ｒg2（又はＲg1）を流れる電流が増加す
る。またゲートＧ（又はG′）がスイツチすると
出力信号が抵抗R4（又はR4′）を通して抵抗
R4′（又はR4）を通りゲートG′（又はＧ）のジヨ
セフソン接合J3′（又はJ3）に流れる。この結果ゲ
ートG′（又はＧ）のジヨセフソン接合J3（又は
J3′）が電圧に転移することになる。この結果バ
イアス電流はジヨセフソン接合J1′（又はJ1）に集
中するためこれも電圧状態に転移する。この状況
では、バイアス電流のほとんどは抵抗R4，R4′を
経由して抵抗ＲLに流れることになる。 この例では、第２図と異なり複数の入力端子を
持ちどの端子への微少な信号入力でもゲートのス
イツチが可能となるうえ、出力電流も従来の単一
ゲートの場合の倍又はそれ以上得られるという大
きな利点がある。 上記第２図〜第５図の実施例において、出力信
号を各ゲート又は増幅段の端子T1から取り出し
てもよく、さらにバイアス入力端子Ｔgから取出
しても得られる効果は変らない。なぜならば、ゲ
ートがスイツチする前に負荷抵抗に電流が洩れ出
す欠点がある反面、ゲートスイツチ後に取り出し
得る電流は大きいという長所がある点のみが異な
るだけで、基本的なゲート内のスイツチシーケン
スは本質的には変らないからである。 なお、ゲートＧにおけるジヨセフソン接合J1と
抵抗R1の交点Ｐを入力端子ＴA2として用い、また
端子T1を端子ＴA1、端子T3を端子ＴA3として用
いると、この回路は増幅段Ａと略々同一の動作を
する。なぜならば、R2≪ＲL，ＲSGここでＲSGは
接合の電圧転移後の抵抗であるのでジヨセフソン
接合J2はスイツチしても、ジヨセフソン接合J2と
抵抗R2の並列合成抵抗値はほぼ抵抗R2となり、
これは抵抗ＲLやジヨセフソン接合J1及びJ3のス
イツチ後の抵抗値ＲSGに比べ小さいので前記ジヨ
セフソン接合J2と抵抗R2の並列部分はシヨートと
みなしても本質的動作は変らないからである。従
つて第２図乃至第４図の増幅段は、すべてＰ点を
入力端子とするゲートＧと置き代えてもよい。 以上述べたように、本発明によると、超伝導ル
ープを含まない低電力、高速動作が可能で且つ入
出力信号の分離が可能な超伝導論理ゲートに増幅
用の他の論理ゲートを並列に接続することにより
動作マージンを劣化することなく、小さな入力の
もとに、より大きな出力電流を得ることができ、
従つて多数の出力線をとることが可能であること
から、各種の論理ゲートを駆動するための回路と
して特に有効である。
第１図は特願昭55―78082に記載した論理ゲー
ト、第２図〜第４図は本発明の実施例で増幅段を
用いた例、第５図は本発明の他の実施例である。 Ｇ，G′……論理ゲート、Ａ，A′……増幅段、
R1，R2，R3，ＲA1，ＲA2，R4，Ｒg1，Ｒg2……抵
抗、ＲL，ＲL1，ＲL2……負荷抵抗、Ｌ……イン
ダクタンス、J1，J2，J3，ＪA1，ＪA2，ＪA3……
ジヨセフソン接合、T1，T2，T3，ＴA1，ＴA2，
ＴA3，Ｔg……端子。
ト、第２図〜第４図は本発明の実施例で増幅段を
用いた例、第５図は本発明の他の実施例である。 Ｇ，G′……論理ゲート、Ａ，A′……増幅段、
R1，R2，R3，ＲA1，ＲA2，R4，Ｒg1，Ｒg2……抵
抗、ＲL，ＲL1，ＲL2……負荷抵抗、Ｌ……イン
ダクタンス、J1，J2，J3，ＪA1，ＪA2，ＪA3……
ジヨセフソン接合、T1，T2，T3，ＴA1，ＴA2，
ＴA3，Ｔg……端子。
Claims (1)
- 【特許請求の範囲】 １ 第１の入力端子T1と、第２の入力端子T2
と、出力端子T3と、接地端子T4と、前記第１及
び第２の入力端子間に設けられた第１のジヨセフ
ソン接合J1及び第１の抵抗R1から成る直列回路S1
と、前記第２の入力端子T2及び前記接地端子T4
との間に設けられた第２のジヨセフソン接合J2及
び第２の抵抗R2から成る並列回路Ｐと、前記第
１の入力端子T1及び前記出力端子T3との間に設
けられた第３の抵抗R3と、前記出力端子T3及び
接地端子T4との間に設けられた第３のジヨセフ
ソン接合J3とから成る第１の超伝導論理ゲートＧ
を含んで構成される超伝導論理回路であつて、前
記第１の超伝導論理ゲートＧの他に、第１の入力
端子ＴA1と、第２の入力端子ＴA2と、出力端子Ｔ
A3と、接地端子ＴA4と、前記第１及び第２の入力
端子間に設けられた第１の抵抗ＲA1と前記第２の
入力端子ＴA2及び前記接地端子ＴA4との間に設け
られた第１のジヨセフソン接合ＪA1と、前記第１
の入力端子ＴA1及び前記出力端子ＴA3との間に設
けられた第２の抵抗ＲA2と、前記出力端子ＴA3及
び前記接地端子ＴA4との間に設けられた第２のジ
ヨセフソン接合ＪA2とから成る第２の超伝導論理
ゲートＡを含み、前記第１の超伝導論理ゲートＧ
の第１の入力端子T1及び前記第２の超伝導論理
ゲートＡの第１の入力端子ＴA1を夫々抵抗を介し
て共通端子Ｔgに接続し、前記第１の超伝導論理
ゲートＧの出力端子T3を抵抗を介して又は抵抗
とインダクタンスとの直列回路を介して、前記第
２の超伝導論理ゲートＡの第２の入力端子ＴA2に
接続し、前記第２の超伝導論理ゲートＡの出力端
子ＴA3に負荷抵抗ＲLを接続して成ることを特徴
とする超伝導論理回路。 ２ 第１の入力端子T1と、第２の入力端子T2と
出力端子T3と、接地端子T4と、前記第１及び第
２の入力端子間に設けられた第１のジヨセフソン
接合J1及び第１の抵抗R1から成る直列回路S1と、
前記第２の入力端子T2及び前記接地端子T4との
間に設けられた第２のジヨセフソン接合J2及び第
２の抵抗R2から成る並列回路Ｐと、前記第１の
入力端子T1及び前記出力端子T3との間に設けら
れた第３の抵抗R3と、前記出力端子T3及び接地
端子T4間に設けられた第３のジヨセフソン接合
J3とから成る第１の超伝導論理ゲートＧを含んで
構成される超伝導論理回路であつて、前記第１の
超伝導論理ゲートＧの他に第１の入力端子ＴA1と
第２の入力端子ＴA2と、出力端子ＴA3と、接地端
子ＴA4と、前記第１及び第２の入力端子間に設け
られた第１の抵抗ＲA1と前記第２の入力端子ＴA2
及び前記接地端子ＴA4との間に設けられた第１の
ジヨセフソン接合ＪA1と、前記第１の入力端子Ｔ
A1及び前記出力端子ＴA3との間に設けられた第２
の抵抗ＲA2と、前記出力端子ＴA3及び前記接地端
子ＴA4との間に設けられた第２のジヨセフソン接
合ＪA2とから成る第２の超伝導論理ゲートＡを含
み、前記第２の超伝導論理ゲートＡを少なくとも
２個設け、それぞれの出力端子ＴA3を次段の第２
の入力端子ＴA2に抵抗を介して接続し、且つ夫々
の第１の入力端子ＴA1を抵抗を介して共通端子Ｔ
gに接続すると共に前記第１の超伝導論理ゲート
Ｇの出力端子T3を抵抗を介して、初段の前記第
２の超伝導論理ゲートＡの第２の入力端子ＴA2に
接続し、且つ前記第１の入力端子T1を抵抗を介
して、前記共通端子Ｔgに接続し、最終段の前記
第２の超伝導論理ゲートＡの出力端子ＴA3に負荷
抵抗ＲLを接続して成ることを特徴とする超伝導
論理回路。 ３ 第１の入力端子T1と、第２の入力端子T2と
出力端子T3と、接地端子T4と、前記第１及び第
２の入力端子間に設けられた第１のジヨセフソン
接合J1及び第１の抵抗R1から成る直列回路S1と、
前記第２の入力端子T2及び前記接地端子T4との
間に設けられた第２のジヨセフソン接合J2及び第
２の抵抗R2から成る並列回路Ｐと、前記第１の
入力端子T1及び前記出力端子T3との間に設けら
れた第３の抵抗R3と、前記出力端子T3及び接地
端子T4との間に設けられた第３のジヨセフソン
接合J3とから成る第１の超伝導論理ゲートＧを含
んで構成される超伝導論理回路であつて、前記第
１の超伝導論理ゲートＧの他に、第１の入力端子
T1′と、第２の入力端子T2′と、接地端子T4′と、
前記第１及び第２の入力端子間に設けられた第１
の抵抗R′1及び第１のジヨセフソン接合J′1からな
る直列回路S′1と、前記第２の入力端子T′2及び前
記接地端子T′4との間に設けられた第２のジヨセ
フソン接合J′2及び第２の抵抗R′2から成る並列回
路P′と、前記第１の入力端子T′1及び前記出力端
子T′3との間に設けられた第３の抵抗R′3と、前記
出力端子T′3及び前記接地端子T′4との間に設けら
れた第３のジヨセフソン接合J′3とから成る第２
の超伝導論理ゲートG′を含み、前記第１の超伝
導論理ゲートＧの第１の入力端子T1及び前記第
２の超伝導論理ゲートG′の第１の入力端子T′1を
夫々抵抗を介して共通端子T′gに接続し、前記第
１の超伝導論理ゲートＧの出力端子T3及び前記
第２の超伝導論理ゲートG′の前記出力端子T′3を
夫々抵抗R4及び負荷抵抗ＲL又は抵抗R′4及び負荷
抵抗ＲLを介して接地することを特徴とする超伝
導論理回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56017680A JPS57132429A (en) | 1981-02-09 | 1981-02-09 | Superconductive logical gate |
| US06/269,874 US4482821A (en) | 1980-06-10 | 1981-06-03 | Superconductive logic circuit |
| GB8117187A GB2078046B (en) | 1980-06-10 | 1981-06-04 | Superconductive logic circuit |
| NLAANVRAGE8102758,A NL188441C (nl) | 1980-06-10 | 1981-06-09 | Supergeleidende logische schakeling. |
| CA000379407A CA1169498A (en) | 1980-06-10 | 1981-06-10 | Superconductive logic circuit |
| FR8111437A FR2484173B1 (fr) | 1980-06-10 | 1981-06-10 | Circuit logique supraconducteur |
| DE3122986A DE3122986C2 (de) | 1980-06-10 | 1981-06-10 | Injektionsstrom-gesteuerte Grundschaltung mit Josephson-Elementen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56017680A JPS57132429A (en) | 1981-02-09 | 1981-02-09 | Superconductive logical gate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57132429A JPS57132429A (en) | 1982-08-16 |
| JPS622731B2 true JPS622731B2 (ja) | 1987-01-21 |
Family
ID=11950552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56017680A Granted JPS57132429A (en) | 1980-06-10 | 1981-02-09 | Superconductive logical gate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57132429A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59101932A (ja) * | 1982-12-02 | 1984-06-12 | Nec Corp | ジヨセフソン効果を用いた電流注入型論理ゲ−ト回路 |
-
1981
- 1981-02-09 JP JP56017680A patent/JPS57132429A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57132429A (en) | 1982-08-16 |
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