JPS622730B2 - - Google Patents
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- JPS622730B2 JPS622730B2 JP56017679A JP1767981A JPS622730B2 JP S622730 B2 JPS622730 B2 JP S622730B2 JP 56017679 A JP56017679 A JP 56017679A JP 1767981 A JP1767981 A JP 1767981A JP S622730 B2 JPS622730 B2 JP S622730B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
- H03K19/1956—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current using an inductorless circuit
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はジヨセフソン接合を用いた高速・低電
力な論理回路に関するものである。
力な論理回路に関するものである。
従来の超伝導論理回路としては磁束量子干渉計
を用いた磁気結合形の素子が知られており広く用
いられている。しかしながら、この素子では回路
構成に用いるジヨセフソン接合の最大超伝導電流
ＩJとインダクタンスＬの積Ｌ・ＩJを一磁束量子
単位程度に選ぶ必要があつた。このため、低電力
で高速動作を行うことが困難となつたり、回路の
小形化が困難となる欠点を有していた。このよう
な干渉計を用いた素子における欠点を克服する目
的で入力信号として直接接合に電流を注入する形
式の論理ゲートも考案されている。しかし、この
種の素子ではAND又はOR機能は果すことが可能
ではあるが、インバータや排他的OR等を含む論
理回路を実現することができないという欠点を有
していた。
を用いた磁気結合形の素子が知られており広く用
いられている。しかしながら、この素子では回路
構成に用いるジヨセフソン接合の最大超伝導電流
ＩJとインダクタンスＬの積Ｌ・ＩJを一磁束量子
単位程度に選ぶ必要があつた。このため、低電力
で高速動作を行うことが困難となつたり、回路の
小形化が困難となる欠点を有していた。このよう
な干渉計を用いた素子における欠点を克服する目
的で入力信号として直接接合に電流を注入する形
式の論理ゲートも考案されている。しかし、この
種の素子ではAND又はOR機能は果すことが可能
ではあるが、インバータや排他的OR等を含む論
理回路を実現することができないという欠点を有
していた。
本発明はこのような欠点を除去し、入力信号を
直接接合に注入する形式の超伝導論理素子におい
てインバータや排他的ORを含む論理を可能とす
る回路構造を実現した超伝導論理回路を提供する
ことを目的とする。
直接接合に注入する形式の超伝導論理素子におい
てインバータや排他的ORを含む論理を可能とす
る回路構造を実現した超伝導論理回路を提供する
ことを目的とする。
以下図面を参照して、この発明の一実施例を説
明する。
明する。
第１図は本発明超伝導論理回路を構成するため
の基本となる構成辺を形成するである。図中、
R1，R2は抵抗を示す。なお、R1，R2の値は信号
を取り出すための負荷抵抗や電圧転移後にジヨセ
フソン接合のもつ抵抗値に比べ十分に小さいもの
とする。J1，J2はジヨセフソン接合、T1，T2，
T3及びT4は入力又は出力として利用される信号
端子である。図に示す通り端子T1とT2が抵抗R1
とジヨセフソン接合J1の直列回路を介して結合さ
れており、又端子T2とT3が抵抗R2とジヨセフソ
ン接合J2の並列回路を介して結合され、基本論理
回路の一構成辺を形成する。
の基本となる構成辺を形成するである。図中、
R1，R2は抵抗を示す。なお、R1，R2の値は信号
を取り出すための負荷抵抗や電圧転移後にジヨセ
フソン接合のもつ抵抗値に比べ十分に小さいもの
とする。J1，J2はジヨセフソン接合、T1，T2，
T3及びT4は入力又は出力として利用される信号
端子である。図に示す通り端子T1とT2が抵抗R1
とジヨセフソン接合J1の直列回路を介して結合さ
れており、又端子T2とT3が抵抗R2とジヨセフソ
ン接合J2の並列回路を介して結合され、基本論理
回路の一構成辺を形成する。
本発明論理回路は上記の如き一構成辺を複数個
組み合わせることによつて実現される。
組み合わせることによつて実現される。
第２図は本発明論理回路の一実施例である。こ
の実施例ではORゲート、ANDゲートの他にイン
バータ及び排他的ORの動作をさせる回路を実現
している。第２図の実施例は基本論理回路を形成
する２つの構成辺及び′を用いて構成されて
おり、互いの第１の端子T1及びT1′はバイアス信
号又は論理信号入力端子Ｔと接続されており、又
夫々第３の端子T3及びT3′は接地された構造を有
する。また、この回路では第２の端子T2及び
T2′は論理信号の入力端子として用いられ、出力
信号は端子Ｔ又は第１の抵抗R1又はR1′と第１の
接合J1又はJ1′との交点T4又はT4′から取り出され
る構成とする。この回路のORゲートとしての基
本動作は以下の通りである。
の実施例ではORゲート、ANDゲートの他にイン
バータ及び排他的ORの動作をさせる回路を実現
している。第２図の実施例は基本論理回路を形成
する２つの構成辺及び′を用いて構成されて
おり、互いの第１の端子T1及びT1′はバイアス信
号又は論理信号入力端子Ｔと接続されており、又
夫々第３の端子T3及びT3′は接地された構造を有
する。また、この回路では第２の端子T2及び
T2′は論理信号の入力端子として用いられ、出力
信号は端子Ｔ又は第１の抵抗R1又はR1′と第１の
接合J1又はJ1′との交点T4又はT4′から取り出され
る構成とする。この回路のORゲートとしての基
本動作は以下の通りである。
ORゲートとして用いる場合、端子Ｔにはバイ
アス信号を端子T2又はT2′の一方のみに論理和
（OR）をとるべき信号を導入する。なお、論理和
をとるべき信号が複数個存在する場合には第２図
ｃに示すように複数個の信号を同時に１つの端子
T2（又はT2′）に印加する。したがつて、この場
合の論理操作はWired OR動作をすることにな
る。このような入力形式をワイヤードオア形式又
は、ドツテツド・イン形式という。
アス信号を端子T2又はT2′の一方のみに論理和
（OR）をとるべき信号を導入する。なお、論理和
をとるべき信号が複数個存在する場合には第２図
ｃに示すように複数個の信号を同時に１つの端子
T2（又はT2′）に印加する。したがつて、この場
合の論理操作はWired OR動作をすることにな
る。このような入力形式をワイヤードオア形式又
は、ドツテツド・イン形式という。
なお、本発明回路のOR又はANDゲートとして
の動作しきい値曲線は、後述する様に、特願昭55
―78082とほぼ同一となることから、しきい値曲
線の詳細は該特許を参照することとして、ここで
は、本発明回路の動作原理を詳細にのべる。
の動作しきい値曲線は、後述する様に、特願昭55
―78082とほぼ同一となることから、しきい値曲
線の詳細は該特許を参照することとして、ここで
は、本発明回路の動作原理を詳細にのべる。
いま、端子T2のみに信号が印加する場合を例
に動作を説明すると以下の通りとなる。端子T2
に信号Ｉcが印加されないときＴに加えられたバ
イアス信号Ｉgは前記構成辺及び′に分流され
接地面に流れる。この段階ではジヨセフソン接合
はすべて超伝導状態を保つように臨界電流値最大
ジヨセフソン電流値が設置されているため、第２
図ａの出力取出しにおいては端子T4又はT4′又は
第２図ｂの出力取出しにおいてはT1又はT1′即ち
Ｔにはほとんど電圧が発生しない。いま、T2に
論理和をとられる入力信号が第２図ｃに示すよう
にワイヤードORの形で印加されるものとする
と、ジヨセフソン接合J2にこの端子T2からの入
力信号とバイアスの分流分の信号が流れるためジ
ヨセフソン接合J2は電圧状態に転移する。ジヨセ
フソン接合J2が電圧状態に転移すると端子T2と
接地間の抵抗値が増えるため、バイアス信号Ｉg
と入力信号Ｉcは前記構成辺′を経由して接地面
に流れる成分が増加する。この結果ジヨセフソン
接合J1′及びJ2′が共に電圧状態に達し、前記構成
辺′の端子T1′，T3′間は大きな抵抗値をもつこ
とになる。この結果バイアス電流のほとんどは、
今度は前記構成辺を通つて接地面に流れ、入力
信号は抵抗R2を通つて接地面に流れることにな
り、その結果ジヨセフソン接合J1が大なるバイア
ス電流により電圧状態に転移する。この状態では
端子T4又はT4′（第２図ａの出力取り出しにおけ
る場合）又はＴ（第２図ｂの出力取り出しにおけ
る場合）にはジヨセフソン接合のギヤツプ電圧に
ほぼ等しい電圧が生ずることになり、この端子に
負荷抵抗を接続すれば、電流を取り出すことがで
きる。一方、バイアス信号Ｉqが印加されていな
いときは、入力信号Ｉcのみが端子T2に印加さ
れ、その結果、ジヨセフソン接合J2が電圧状態に
転移したとしても入力信号Ｉcのみでは、ジヨセ
フソン接合J1がスイツチしないように限定してお
けば、ジヨセフソン接合J2のスイツチ後、入力信
号Ｉcの一部は抵抗R2を介して接地に流れ、残り
がジヨセフソン接合J1に逆向きに流れるので、ジ
ヨセフソン接合J1を転移させることが不可能であ
る。このため端子T4又はT4′或いは端子Ｔには抵
抗R2によりシヤントされたジヨセフソン接合J2の
電圧転移後の電圧しか発生しないため、抵抗R2
及びR2′よりも充分に大きい値をもつ負荷抵抗ＲL
を接続しても電流は取り出せない。以上言い換え
ると、この回路ではバイアス信号と入力信号とが
印加されたときのみ出力信号が取り出し得、入力
信号は複数の信号がドツテド・イン（Dotted
In）される形で良いことから、ワイヤードORゲ
ートとして動作をさせることが可能なことがわか
る。前記OR動作において、バイアス信号Ｉqをも
入力信号とみなせば、出力信号は端子T2とＴと
に印加される信号、即ちバイアス信号Ｉgと入力
信号ＩcとのAND論理信号に対応する。即ち、こ
の回路はANDゲートとして動作する。
に動作を説明すると以下の通りとなる。端子T2
に信号Ｉcが印加されないときＴに加えられたバ
イアス信号Ｉgは前記構成辺及び′に分流され
接地面に流れる。この段階ではジヨセフソン接合
はすべて超伝導状態を保つように臨界電流値最大
ジヨセフソン電流値が設置されているため、第２
図ａの出力取出しにおいては端子T4又はT4′又は
第２図ｂの出力取出しにおいてはT1又はT1′即ち
Ｔにはほとんど電圧が発生しない。いま、T2に
論理和をとられる入力信号が第２図ｃに示すよう
にワイヤードORの形で印加されるものとする
と、ジヨセフソン接合J2にこの端子T2からの入
力信号とバイアスの分流分の信号が流れるためジ
ヨセフソン接合J2は電圧状態に転移する。ジヨセ
フソン接合J2が電圧状態に転移すると端子T2と
接地間の抵抗値が増えるため、バイアス信号Ｉg
と入力信号Ｉcは前記構成辺′を経由して接地面
に流れる成分が増加する。この結果ジヨセフソン
接合J1′及びJ2′が共に電圧状態に達し、前記構成
辺′の端子T1′，T3′間は大きな抵抗値をもつこ
とになる。この結果バイアス電流のほとんどは、
今度は前記構成辺を通つて接地面に流れ、入力
信号は抵抗R2を通つて接地面に流れることにな
り、その結果ジヨセフソン接合J1が大なるバイア
ス電流により電圧状態に転移する。この状態では
端子T4又はT4′（第２図ａの出力取り出しにおけ
る場合）又はＴ（第２図ｂの出力取り出しにおけ
る場合）にはジヨセフソン接合のギヤツプ電圧に
ほぼ等しい電圧が生ずることになり、この端子に
負荷抵抗を接続すれば、電流を取り出すことがで
きる。一方、バイアス信号Ｉqが印加されていな
いときは、入力信号Ｉcのみが端子T2に印加さ
れ、その結果、ジヨセフソン接合J2が電圧状態に
転移したとしても入力信号Ｉcのみでは、ジヨセ
フソン接合J1がスイツチしないように限定してお
けば、ジヨセフソン接合J2のスイツチ後、入力信
号Ｉcの一部は抵抗R2を介して接地に流れ、残り
がジヨセフソン接合J1に逆向きに流れるので、ジ
ヨセフソン接合J1を転移させることが不可能であ
る。このため端子T4又はT4′或いは端子Ｔには抵
抗R2によりシヤントされたジヨセフソン接合J2の
電圧転移後の電圧しか発生しないため、抵抗R2
及びR2′よりも充分に大きい値をもつ負荷抵抗ＲL
を接続しても電流は取り出せない。以上言い換え
ると、この回路ではバイアス信号と入力信号とが
印加されたときのみ出力信号が取り出し得、入力
信号は複数の信号がドツテド・イン（Dotted
In）される形で良いことから、ワイヤードORゲ
ートとして動作をさせることが可能なことがわか
る。前記OR動作において、バイアス信号Ｉqをも
入力信号とみなせば、出力信号は端子T2とＴと
に印加される信号、即ちバイアス信号Ｉgと入力
信号ＩcとのAND論理信号に対応する。即ち、こ
の回路はANDゲートとして動作する。
ところで、この論理ゲートのORゲート及び
ANDゲートとしての性能のうち、最も重要であ
る感度、（即ち、バイアス電流Ｉgと入力信号Ｉc
を両軸にとつた動作しきい値図における特性曲線
の傾き）について検討すると以下のようになる。
ANDゲートとしての性能のうち、最も重要であ
る感度、（即ち、バイアス電流Ｉgと入力信号Ｉc
を両軸にとつた動作しきい値図における特性曲線
の傾き）について検討すると以下のようになる。
即ち、この発明の基本論理回路においては、全
く等しい左右の構成辺，′によつてバイアス
信号Ｉgが２つに分流され、これと入力信号Ｉcと
の全てがジヨセフソン接合J2に流れて、これらの
重畳電流値によつて、まず接合J2がスイツチング
し（電圧転移し）以後のシーケンスが続行され
る。
く等しい左右の構成辺，′によつてバイアス
信号Ｉgが２つに分流され、これと入力信号Ｉcと
の全てがジヨセフソン接合J2に流れて、これらの
重畳電流値によつて、まず接合J2がスイツチング
し（電圧転移し）以後のシーケンスが続行され
る。
即ち、ゲートの感度を決定する最も重要なジヨ
セフソン接合J2はＩg／２と入力信号Ｉcとの重畳
によりスイツチングするので感度は２となる。
セフソン接合J2はＩg／２と入力信号Ｉcとの重畳
によりスイツチングするので感度は２となる。
即ち超伝導閉ループを有さず、従つて外部磁場
に対して極めて特性の安定している電流注入型ゲ
ートにおいて高感度が実現できることがわかる。
又先に述べたようにバイアス電流Ｉgと入力信号
Ｉcとの両方が入力された場合には、最終的に端
子Ｔ又はT1と端子T2との間に設けられたジヨセ
フソン接合J1がスイツチングされ、高抵抗とな
る。即ちバイアス電流Ｉgの大部分は、端子T4又
はＴから出力電流となつて流出するが入力電流Ｉ
cは出力電流には本質的には含まれない。従つて
入出力の分離が本ゲートにおいては可能である。
尚、上述の動作説明においては入力端子をT2と
したが、逆に入力端子を構成辺′側の端子T2′と
しても同様の動作を行なわしめることができるこ
とは言うまでもない。
に対して極めて特性の安定している電流注入型ゲ
ートにおいて高感度が実現できることがわかる。
又先に述べたようにバイアス電流Ｉgと入力信号
Ｉcとの両方が入力された場合には、最終的に端
子Ｔ又はT1と端子T2との間に設けられたジヨセ
フソン接合J1がスイツチングされ、高抵抗とな
る。即ちバイアス電流Ｉgの大部分は、端子T4又
はＴから出力電流となつて流出するが入力電流Ｉ
cは出力電流には本質的には含まれない。従つて
入出力の分離が本ゲートにおいては可能である。
尚、上述の動作説明においては入力端子をT2と
したが、逆に入力端子を構成辺′側の端子T2′と
しても同様の動作を行なわしめることができるこ
とは言うまでもない。
次に、第２図ａのゲートの排他的OR動作は以
下に示すように行なうことができる。
下に示すように行なうことができる。
ORゲートの説明で述べた通り、入力信号Ｉcの
みを端子T2に印加しても端子T4又はT4′（又は
Ｔ）には電圧はほとんど生じない。この状態で別
の入力信号を端子T2′に印加するものとすると、
ジヨセフソン接合J2′は電圧状態に転移したとし
てもジヨセフソン接合J1及びJ1′は電圧状態に転
移せず端子T2及びT2′への入力信号は抵抗R2，
R2′及びジヨセフソン接合J2，J2′を通じて接地面
に流れる。この結果、端子T4又はT4′或いはＴに
は、ジヨセフソン接合J2及びJ2′が電圧状態にな
り、且つ、小さな抵抗R2（及びR2′）でシヤント
されているので、その両端には電圧が発生するも
のの負荷抵抗ＲL（及びＲL′）がR2（及びR2′）に
比べて充分大きいので、抵抗ＲLにはほとんど電
流は流出しないので問題とならない。この状態
で、さらに、バイアス信号Ｉgを端子Ｔから印加
すると、端子Ｔから接地を見た合成抵抗は構成辺
と′では全く等しくなる。従つてバイアス電
流Ｉgはと′とに２等分して、流れるのでＩ
g／２が流れただけでは、電圧状態に転移しない
ように設定されているジヨセフソン接合J1又は
J1′は電圧状態には転移せず、従つてバイアス電
流Ｉgもジヨセフソン接合J1及び抵抗R2を介し
て、又はジヨセフソン接合J1′及び抵抗R2′を介し
て接地に流れ負荷ＲL又はＲL′には流出しない。
みを端子T2に印加しても端子T4又はT4′（又は
Ｔ）には電圧はほとんど生じない。この状態で別
の入力信号を端子T2′に印加するものとすると、
ジヨセフソン接合J2′は電圧状態に転移したとし
てもジヨセフソン接合J1及びJ1′は電圧状態に転
移せず端子T2及びT2′への入力信号は抵抗R2，
R2′及びジヨセフソン接合J2，J2′を通じて接地面
に流れる。この結果、端子T4又はT4′或いはＴに
は、ジヨセフソン接合J2及びJ2′が電圧状態にな
り、且つ、小さな抵抗R2（及びR2′）でシヤント
されているので、その両端には電圧が発生するも
のの負荷抵抗ＲL（及びＲL′）がR2（及びR2′）に
比べて充分大きいので、抵抗ＲLにはほとんど電
流は流出しないので問題とならない。この状態
で、さらに、バイアス信号Ｉgを端子Ｔから印加
すると、端子Ｔから接地を見た合成抵抗は構成辺
と′では全く等しくなる。従つてバイアス電
流Ｉgはと′とに２等分して、流れるのでＩ
g／２が流れただけでは、電圧状態に転移しない
ように設定されているジヨセフソン接合J1又は
J1′は電圧状態には転移せず、従つてバイアス電
流Ｉgもジヨセフソン接合J1及び抵抗R2を介し
て、又はジヨセフソン接合J1′及び抵抗R2′を介し
て接地に流れ負荷ＲL又はＲL′には流出しない。
上記のことは端子T2，T2′に同時に入力信号が
存在する場合、入力信号が同時に存在しない場合
と同様に、バイアス信号Ｉgを印加してもジヨセ
フソン接合J1又はJ1′は電圧転移しない故、端子
T4又はT4′に負荷を接続しても電流を取り出し得
ないことを示している。端子Ｔ即ち端子T1又は
T1′でも同様である。一方、片方の端子のみに入
力信号が存在する場合には、ORゲートとしての
動作の説明で明らかなように信号を取り出すこと
ができる。即ち、この場合にはバイアス電流Ｉg
が流れる左右の構成辺，′の抵抗に偏差が生
じ、一方の構成辺に多くのバイアス電流Ｉgが流
れるがゆえにスイツチするものである。
存在する場合、入力信号が同時に存在しない場合
と同様に、バイアス信号Ｉgを印加してもジヨセ
フソン接合J1又はJ1′は電圧転移しない故、端子
T4又はT4′に負荷を接続しても電流を取り出し得
ないことを示している。端子Ｔ即ち端子T1又は
T1′でも同様である。一方、片方の端子のみに入
力信号が存在する場合には、ORゲートとしての
動作の説明で明らかなように信号を取り出すこと
ができる。即ち、この場合にはバイアス電流Ｉg
が流れる左右の構成辺，′の抵抗に偏差が生
じ、一方の構成辺に多くのバイアス電流Ｉgが流
れるがゆえにスイツチするものである。
上記のことは、第２図の回路では入力端子T2
とT2′に印加した信号の排他的OR信号が端子T4
又はT4′、或いは端子Ｔに接続した負荷で取り出
し得ることを示すもので、第２図ａの回路は排他
的OR動作を行なうことを示している。
とT2′に印加した信号の排他的OR信号が端子T4
又はT4′、或いは端子Ｔに接続した負荷で取り出
し得ることを示すもので、第２図ａの回路は排他
的OR動作を行なうことを示している。
なお、入力端子T2又はT2′いずれか一方には常
に信号を印加しつづけるものとすると、第２図の
排他的OR回路はインバータ回路として動作させ
ることができる。すなわち、例えば、端子T2に
常に入力信号を印加しつづける場合を考えると、
T2′に入力信号がない場合、バイアス信号を印加
すると、ジヨセフソン接合J1，J1′は電圧状態に
転移し、出力信号がT4に得られる。一方端子
T2′に入力信号が存在する場合に、バイアス信号
を印加すると、ジヨセフソン接合J1，J1′は電圧
状態に転移せず出力信号は得られない。すなわ
ち、出力端子T4又はT4′（又はＴ）には端子
T2′に印加される信号のインバート信号が得られ
るのである。
に信号を印加しつづけるものとすると、第２図の
排他的OR回路はインバータ回路として動作させ
ることができる。すなわち、例えば、端子T2に
常に入力信号を印加しつづける場合を考えると、
T2′に入力信号がない場合、バイアス信号を印加
すると、ジヨセフソン接合J1，J1′は電圧状態に
転移し、出力信号がT4に得られる。一方端子
T2′に入力信号が存在する場合に、バイアス信号
を印加すると、ジヨセフソン接合J1，J1′は電圧
状態に転移せず出力信号は得られない。すなわ
ち、出力端子T4又はT4′（又はＴ）には端子
T2′に印加される信号のインバート信号が得られ
るのである。
以上述べたように第２図の実施例ではAND，
OR機能の他にインバート、排他的OR機能も行う
ことができる。尚、第２図ｂは、端子T4又は
T4′から負荷を取り出す代りに、端子Ｔ、即ち端
子T1又はT1′に負荷抵抗ＲLを接続したものであ
る。この場合、スイツチの基本動作は第２図ａと
基本的に同じである。ただし、この場合、抵抗
R1又はR1′による電圧降下を伴わずに負荷に出力
を取り出し得るので、出力電圧が高いという利点
がある代わりに、ゲートがスイツチする前にも、
抵抗R1とＲL又は抵抗R1′とＲL′の比率で決まる洩
れ電流が負荷に流出するという欠点を有するもの
である。使用条件により第２図ａ又は第２図ｂの
出力取り出しを選択すればよい。
OR機能の他にインバート、排他的OR機能も行う
ことができる。尚、第２図ｂは、端子T4又は
T4′から負荷を取り出す代りに、端子Ｔ、即ち端
子T1又はT1′に負荷抵抗ＲLを接続したものであ
る。この場合、スイツチの基本動作は第２図ａと
基本的に同じである。ただし、この場合、抵抗
R1又はR1′による電圧降下を伴わずに負荷に出力
を取り出し得るので、出力電圧が高いという利点
がある代わりに、ゲートがスイツチする前にも、
抵抗R1とＲL又は抵抗R1′とＲL′の比率で決まる洩
れ電流が負荷に流出するという欠点を有するもの
である。使用条件により第２図ａ又は第２図ｂの
出力取り出しを選択すればよい。
第３図は本発明の他の実施例でありこの実施例
では、構成辺，′の端子T4，T4′間にバイパ
ス抵抗ＲBPを挿入した点を除いて第２図の実施例
と全く同一の構造をもつている。このバイパス抵
抗ＲBPは端子Ｔ及び入力端子T2あるいはT2′に信
号を印加しジヨセフソン接合J1，J1′の電圧転移
を行なわしめる際、構成辺，′間での信号の
切り換えをスムーズに行なわしめるためのもので
ある。即ち、抵抗ＲBPを、このように挿入して
も、バイアス電流Ｉgが構成辺，′に２分割さ
れることは全く変わらず、且つ例えば、構成辺Ｕ
の抵抗が増し、構成辺′への分流分が増大する
際の電流切り換え時の抵抗を小さくする作用を行
う。これにより、ゲートとしてみたときのスイツ
チングのしきい値が広くなる利点が生じる。
では、構成辺，′の端子T4，T4′間にバイパ
ス抵抗ＲBPを挿入した点を除いて第２図の実施例
と全く同一の構造をもつている。このバイパス抵
抗ＲBPは端子Ｔ及び入力端子T2あるいはT2′に信
号を印加しジヨセフソン接合J1，J1′の電圧転移
を行なわしめる際、構成辺，′間での信号の
切り換えをスムーズに行なわしめるためのもので
ある。即ち、抵抗ＲBPを、このように挿入して
も、バイアス電流Ｉgが構成辺，′に２分割さ
れることは全く変わらず、且つ例えば、構成辺Ｕ
の抵抗が増し、構成辺′への分流分が増大する
際の電流切り換え時の抵抗を小さくする作用を行
う。これにより、ゲートとしてみたときのスイツ
チングのしきい値が広くなる利点が生じる。
第４図は、本願の他の発明の論理ゲートの実施
例である。この例では３個の構成辺，′，
″を並列に即ち各々の端子T1，T1′，T1″を端子
Ｔに接続し、端子T3，T3′，T3″を接地した構造
をもつている。この実施例では例えば端子Ｔをバ
イアス信号端子とするとT1の入力信号Ａ、T2の
入力信号Ｂ、T3の入力信号Ｃのうち少なくとも
２個の入力があつて始めてジヨセフソン接合J1，
J1′，J1″が電圧状態に転移しそれ以外の入力信号
では転移は起らない動作領域が存在する。このよ
うに３個の基本となる構成辺を並列に接続すれ
ば、例えば、第４図に示すようにＡ，Ｂ，Ｃで示
す全ての入力がある場合、ジヨセフソン接合J2，
J2′及びJ2″がスイツチするがバイアス電流Ｉgは構
成辺，′，″の各辺の抵抗が等しいので３分
割されて流れる。即ち特定の辺に多くのバイアス
Ｉgが偏在して流れることがないので、ゲートは
スイツチしない。
例である。この例では３個の構成辺，′，
″を並列に即ち各々の端子T1，T1′，T1″を端子
Ｔに接続し、端子T3，T3′，T3″を接地した構造
をもつている。この実施例では例えば端子Ｔをバ
イアス信号端子とするとT1の入力信号Ａ、T2の
入力信号Ｂ、T3の入力信号Ｃのうち少なくとも
２個の入力があつて始めてジヨセフソン接合J1，
J1′，J1″が電圧状態に転移しそれ以外の入力信号
では転移は起らない動作領域が存在する。このよ
うに３個の基本となる構成辺を並列に接続すれ
ば、例えば、第４図に示すようにＡ，Ｂ，Ｃで示
す全ての入力がある場合、ジヨセフソン接合J2，
J2′及びJ2″がスイツチするがバイアス電流Ｉgは構
成辺，′，″の各辺の抵抗が等しいので３分
割されて流れる。即ち特定の辺に多くのバイアス
Ｉgが偏在して流れることがないので、ゲートは
スイツチしない。
又３入力のうちの１つのみ、例えばＡのみが入
力され、ジヨセフソン接合J2のみがスイツチされ
て構成辺Ｕがバイアス電流Ｉg、即ち端子T1から
見た抵抗が大きくなつて他の構成辺U′，U″への
分流分が多くなつても、それは構成辺U′，U″で
２分されてしまうので、第２図ａの場合と異な
り、構成辺Ｕの高抵抗化に伴つて他の辺に大なる
電流を流して、そこに含まれるジヨセフソン接合
をスイツチさせる動作ができない。従つて、１入
力時にはゲートはスイツチしない。一方、入力
Ａ，Ｂ，Ｃの内の任意の２つの入力があつた場
合、例えば入力ＡとＢとの２入力があつた場合に
は、構成辺と′とがバイアス電流Ｉgに対して
高抵抗となり、残りの構成辺″に大なる電流が
偏在し、これに含まれるジヨセフソン接合J1″，
J2″をスイツチさせる。その結果、構成辺U″が高
抵抗になるので、即ちジヨセフソン接合J1″がス
イツチするので、その後は、構成辺ＵとU′に大
なるバイアス電流が流れ、ジヨセフソン接合J1，
J1′がスイツチし、その結果、全てのジヨセフソ
ン接合がスイツチし、出力端から電流が取り出せ
る。
力され、ジヨセフソン接合J2のみがスイツチされ
て構成辺Ｕがバイアス電流Ｉg、即ち端子T1から
見た抵抗が大きくなつて他の構成辺U′，U″への
分流分が多くなつても、それは構成辺U′，U″で
２分されてしまうので、第２図ａの場合と異な
り、構成辺Ｕの高抵抗化に伴つて他の辺に大なる
電流を流して、そこに含まれるジヨセフソン接合
をスイツチさせる動作ができない。従つて、１入
力時にはゲートはスイツチしない。一方、入力
Ａ，Ｂ，Ｃの内の任意の２つの入力があつた場
合、例えば入力ＡとＢとの２入力があつた場合に
は、構成辺と′とがバイアス電流Ｉgに対して
高抵抗となり、残りの構成辺″に大なる電流が
偏在し、これに含まれるジヨセフソン接合J1″，
J2″をスイツチさせる。その結果、構成辺U″が高
抵抗になるので、即ちジヨセフソン接合J1″がス
イツチするので、その後は、構成辺ＵとU′に大
なるバイアス電流が流れ、ジヨセフソン接合J1，
J1′がスイツチし、その結果、全てのジヨセフソ
ン接合がスイツチし、出力端から電流が取り出せ
る。
同様のシーケンスが入力ＢとＣ、入力ＣとＡと
が対応する２端子に入力した場合にも起ることは
容易に理解できよう。
が対応する２端子に入力した場合にも起ることは
容易に理解できよう。
この動作も可能とする条件は、例えば以下に述
べる通りとなる。いま、構成辺，′，″が同
一構造をもつものとし、R1（＝R1′＝R2′）、R2
（＝R2′＝R2″）≪ＲL，ＲSG（ＲSG；転移後に接合
のもつ抵抗）とし、端子Ｔから、ジヨセフソン接
合J1，J1′，J1″のうち任意の１つが電圧転移すれ
ばすべての接合が転移するようなバイアス信号Ｉ
g（Ｉg＞2Ig1）を印加する。このもとで、端子
T2，T2′，T2″に入力信号Ｉcとして １／３Ｉg＋Ｉc＞ＩJ2 ……(a) Ｒ１＋Ｒ２／１．５Ｒ１＋Ｒ２Ｉg＋ Ｒ２／１．５Ｒ１＋Ｒ２Ｉc＜2IJ1……(b) Ｒ１＋Ｒ２／１．５Ｒ１＋０．５Ｒ２Ｉg＋ Ｒ２／３Ｒ１＋２Ｒ２Ｉc＜2IJ1 ……(c) （ＩJ1はJ1，J1′，J1″，ＩJ2はJ2，J2′，J2″の最
大ジヨセフソン電流値） なる条件を満たすように印加すればよい。このう
ち(a)式はT2への入力信号で接合J2が転移する条
件、(b)式は１つの入力信号のみではゲートがスイ
ツチしない条件、(c)式は２個の入力信号でゲート
がスイツチするための条件である。この場合、
T4、又はT4′，T4″又はＴから入力信号Ａ，Ｂ，
Ｃに対しAB＋BC＋CAなる多数決OR信号が出力
として取り出し得る。
べる通りとなる。いま、構成辺，′，″が同
一構造をもつものとし、R1（＝R1′＝R2′）、R2
（＝R2′＝R2″）≪ＲL，ＲSG（ＲSG；転移後に接合
のもつ抵抗）とし、端子Ｔから、ジヨセフソン接
合J1，J1′，J1″のうち任意の１つが電圧転移すれ
ばすべての接合が転移するようなバイアス信号Ｉ
g（Ｉg＞2Ig1）を印加する。このもとで、端子
T2，T2′，T2″に入力信号Ｉcとして １／３Ｉg＋Ｉc＞ＩJ2 ……(a) Ｒ１＋Ｒ２／１．５Ｒ１＋Ｒ２Ｉg＋ Ｒ２／１．５Ｒ１＋Ｒ２Ｉc＜2IJ1……(b) Ｒ１＋Ｒ２／１．５Ｒ１＋０．５Ｒ２Ｉg＋ Ｒ２／３Ｒ１＋２Ｒ２Ｉc＜2IJ1 ……(c) （ＩJ1はJ1，J1′，J1″，ＩJ2はJ2，J2′，J2″の最
大ジヨセフソン電流値） なる条件を満たすように印加すればよい。このう
ち(a)式はT2への入力信号で接合J2が転移する条
件、(b)式は１つの入力信号のみではゲートがスイ
ツチしない条件、(c)式は２個の入力信号でゲート
がスイツチするための条件である。この場合、
T4、又はT4′，T4″又はＴから入力信号Ａ，Ｂ，
Ｃに対しAB＋BC＋CAなる多数決OR信号が出力
として取り出し得る。
第５図はこの発明に係る論理ゲートを組み合せ
て構成される論理回路の一例を示すものである。
第５図は、第２図の論理ゲートの接地端子を接地
する代りに、他の同一のゲートの一入力端子に接
続したものである。尚、第３図に示すバイパス抵
抗付きのゲートを同様に組み合せても本質的論理
動作は変らず、動作領域は広くなるものである。
て構成される論理回路の一例を示すものである。
第５図は、第２図の論理ゲートの接地端子を接地
する代りに、他の同一のゲートの一入力端子に接
続したものである。尚、第３図に示すバイパス抵
抗付きのゲートを同様に組み合せても本質的論理
動作は変らず、動作領域は広くなるものである。
第５図において，′で構成される第１の論
理ゲートの接地端子T3は直接、接地される代り
に、構成辺U″，Ｕで構成される第２の論理ゲ
ートの入力信号Ｉcの入力端子T2″に接続されて
いる。しかしながら、構成辺U″に含まれるジヨ
セフソン接合を介して接地されているので、これ
がスイツチするまでは接地端子T3が直接、接地
されているのと同様に第１の論理ゲートは作用す
る。
理ゲートの接地端子T3は直接、接地される代り
に、構成辺U″，Ｕで構成される第２の論理ゲ
ートの入力信号Ｉcの入力端子T2″に接続されて
いる。しかしながら、構成辺U″に含まれるジヨ
セフソン接合を介して接地されているので、これ
がスイツチするまでは接地端子T3が直接、接地
されているのと同様に第１の論理ゲートは作用す
る。
この第５図に示す回路において、Ａ，Ｂ，Ｃな
る入力信号を端子T2，T2′及びT2に入力し、次
いでバイアス信号を端子Ｔ及びT′に入力するも
のとすれば、先に説明した単体の論理ゲートの動
作シーケンスにより、端子T4又はT4′、或いは端
子Ｔからは入力信号ＡとＢとの排他的ORが出力
される。一方、本来の接地端子T3には、入力信
号Ａ又はＢがそのまま流出するので、端子T2″に
は（Ａ＋Ｂ）が入力されることになる。この（Ａ
＋Ｂ）を１入力とみなせば、構成辺″，で
構成される論理ゲートにおいては、入力信号（Ａ
＋Ｂ）と入力信号Ｃとの排他的ORが端子T4″又
はT4或いは端子T′から出力される。（Ａ＋Ｂ）
とＣの排他的ORは、（ＡとＣの排他的OR）と
（ＢとＣの排他的OR）のORと等価である。従つ
て第５図中に示すように、（ＡＣ＋ＢＣ）の
論理演算が実行できる。第６図は、この発明に係
る論理ゲートを２個並列に組み合せて構成される
論理回路の他の実施例を示すものである。尚第６
図においては、第５図とは逆に、個個の論理ゲー
トはバイパス抵抗を含んだ場合を示してあるが、
バイパス抵抗が無い場合のゲートを用いても本質
的論理機能は変らない。
る入力信号を端子T2，T2′及びT2に入力し、次
いでバイアス信号を端子Ｔ及びT′に入力するも
のとすれば、先に説明した単体の論理ゲートの動
作シーケンスにより、端子T4又はT4′、或いは端
子Ｔからは入力信号ＡとＢとの排他的ORが出力
される。一方、本来の接地端子T3には、入力信
号Ａ又はＢがそのまま流出するので、端子T2″に
は（Ａ＋Ｂ）が入力されることになる。この（Ａ
＋Ｂ）を１入力とみなせば、構成辺″，で
構成される論理ゲートにおいては、入力信号（Ａ
＋Ｂ）と入力信号Ｃとの排他的ORが端子T4″又
はT4或いは端子T′から出力される。（Ａ＋Ｂ）
とＣの排他的ORは、（ＡとＣの排他的OR）と
（ＢとＣの排他的OR）のORと等価である。従つ
て第５図中に示すように、（ＡＣ＋ＢＣ）の
論理演算が実行できる。第６図は、この発明に係
る論理ゲートを２個並列に組み合せて構成される
論理回路の他の実施例を示すものである。尚第６
図においては、第５図とは逆に、個個の論理ゲー
トはバイパス抵抗を含んだ場合を示してあるが、
バイパス抵抗が無い場合のゲートを用いても本質
的論理機能は変らない。
次に、この第６図の回路の論理動作を説明す
る。この第６図の回路において入力、Ａ，Ｂ，Ｃ
が全て零の場合又は入力、Ａ，Ｂ，Ｃが全て１の
場合、端子Ｔから接地を見ると、各構成辺，
′，″及びは全て同一の抵抗値とみなせる
ので、各構成辺には端子Ｔに入力されるバイアス
信号Ｉgの1/4が均等に流れる。従つて、この状態
では、いずれの論理ゲートもスイツチできず、出
力を負荷抵抗に流出できない。次にＡ＝１、Ｂ＝
０、Ｃ＝０である場合、バイアス電流Ｉgが入力
されると、図上左側のゲートがスイツチし、その
結果、右側のゲートもスイツチし、出力端子から
は１が出力される。
る。この第６図の回路において入力、Ａ，Ｂ，Ｃ
が全て零の場合又は入力、Ａ，Ｂ，Ｃが全て１の
場合、端子Ｔから接地を見ると、各構成辺，
′，″及びは全て同一の抵抗値とみなせる
ので、各構成辺には端子Ｔに入力されるバイアス
信号Ｉgの1/4が均等に流れる。従つて、この状態
では、いずれの論理ゲートもスイツチできず、出
力を負荷抵抗に流出できない。次にＡ＝１、Ｂ＝
０、Ｃ＝０である場合、バイアス電流Ｉgが入力
されると、図上左側のゲートがスイツチし、その
結果、右側のゲートもスイツチし、出力端子から
は１が出力される。
又、Ａ＝０、Ｂ＝１、Ｃ＝０の場合には、Ｂ＝
１であるので、左右のゲートは共に１入力状態と
なるので、バイアス信号Ｉgの入力があると共に
スイツチし、出力１が得られる。
１であるので、左右のゲートは共に１入力状態と
なるので、バイアス信号Ｉgの入力があると共に
スイツチし、出力１が得られる。
次にＡ＝０、Ｂ＝０、Ｃ＝１の場合はＡ＝１、
Ｂ＝０、Ｃ＝０の場合と同様に出力１が得られ
る。
Ｂ＝０、Ｃ＝０の場合と同様に出力１が得られ
る。
次にＡ＝１、Ｂ＝１、Ｃ＝０の場合、左側のゲ
ートはスイツチせず、右側のゲートのみが最初に
スイツチする。その結果、右側のゲート全体が端
子Ｔから見て高抵抗となるので、左側のゲート
に、より多くのバイアス電流が流れ、左側のゲー
トも最終的にスイツチする。従つて出力端子から
は出力１が得られる。一方、Ａ＝０、Ｂ＝１、Ｃ
＝１の場合は、左右のゲートのスイツチする順序
が逆になるだけで、上述の場合と同様なシーケン
スによつて、両方のゲートがスイツチし、出力１
が得られる。最後に、Ａ＝１、Ｂ＝０、Ｃ＝１の
場合は、左右のゲート共に１入力の状態になるの
で、同時にスイツチし、その結果、出力１が得ら
れる。上述した、各場合をまとめると、第６図に
示す論理回路では、入力Ａ，Ｂ，Ｃの内いずれか
１つ又は任意の２つの入力があつたときに両方の
ゲートがスイツチし、出力１が得られる。一方、
Ａ＝Ｂ＝Ｃ＝０又はＡ＝Ｂ＝Ｃ＝１の場合には、
両方のゲートはスイツチせず、従つて出力は得ら
れない。即ち出力０となる。これが第６図に示し
た論理式（ＡＢＣ）の意味である。
ートはスイツチせず、右側のゲートのみが最初に
スイツチする。その結果、右側のゲート全体が端
子Ｔから見て高抵抗となるので、左側のゲート
に、より多くのバイアス電流が流れ、左側のゲー
トも最終的にスイツチする。従つて出力端子から
は出力１が得られる。一方、Ａ＝０、Ｂ＝１、Ｃ
＝１の場合は、左右のゲートのスイツチする順序
が逆になるだけで、上述の場合と同様なシーケン
スによつて、両方のゲートがスイツチし、出力１
が得られる。最後に、Ａ＝１、Ｂ＝０、Ｃ＝１の
場合は、左右のゲート共に１入力の状態になるの
で、同時にスイツチし、その結果、出力１が得ら
れる。上述した、各場合をまとめると、第６図に
示す論理回路では、入力Ａ，Ｂ，Ｃの内いずれか
１つ又は任意の２つの入力があつたときに両方の
ゲートがスイツチし、出力１が得られる。一方、
Ａ＝Ｂ＝Ｃ＝０又はＡ＝Ｂ＝Ｃ＝１の場合には、
両方のゲートはスイツチせず、従つて出力は得ら
れない。即ち出力０となる。これが第６図に示し
た論理式（ＡＢＣ）の意味である。
上記した本願発明論理回路は干渉計を用いた従
来回路のようにＬ・ＩJ積の制限がなく、高速・
低電力動作が可能という大きな利点をもつ他に、
超伝導のループをもたないため外部磁場の影響を
受けにくく、また浮遊インダクタンス等による特
性劣化もないため安定動作が可能で、製造も容易
であるという利点を有している。
来回路のようにＬ・ＩJ積の制限がなく、高速・
低電力動作が可能という大きな利点をもつ他に、
超伝導のループをもたないため外部磁場の影響を
受けにくく、また浮遊インダクタンス等による特
性劣化もないため安定動作が可能で、製造も容易
であるという利点を有している。
上記本発明の実施例において、入力端子はすべ
てT1及びT2としたが入力端子T2の代りにT4を入
力としても各実施例と同様の動作を行なわしめる
ことができる。例えば第２図の実施例で端子T1
に入力信号が印加された状態で端子T4に入力が
入る場合、ジヨセフソン接合J1とJ2が同時に電圧
転移し、その結果ジヨセフソン接合J1′とJ2′への
分流分が増大しこれ等の接合も電圧転移する。そ
の結果、端子T4，T4′，Ｔなどの点に電圧が発生
し、出力信号が得られる。この場合、ジヨセフソ
ン接合J1′とJ2′の電圧転移のしきい値が第２図の
場合に比べ広くなり、動作マージンが広くなる。
又、端子T4への入力信号をも出力に取り出し得
ることから出力電流が大きくとれることになる。
しかし端子T4への入力信号と端子T4又はT4′又は
T1，T2又はＴに接続された負荷へ流れる出力信
号との分離が不可能となる欠点が生じるが、端子
T4に入る前段がバツフア動作を行う場合、これ
は問題とはならない。
てT1及びT2としたが入力端子T2の代りにT4を入
力としても各実施例と同様の動作を行なわしめる
ことができる。例えば第２図の実施例で端子T1
に入力信号が印加された状態で端子T4に入力が
入る場合、ジヨセフソン接合J1とJ2が同時に電圧
転移し、その結果ジヨセフソン接合J1′とJ2′への
分流分が増大しこれ等の接合も電圧転移する。そ
の結果、端子T4，T4′，Ｔなどの点に電圧が発生
し、出力信号が得られる。この場合、ジヨセフソ
ン接合J1′とJ2′の電圧転移のしきい値が第２図の
場合に比べ広くなり、動作マージンが広くなる。
又、端子T4への入力信号をも出力に取り出し得
ることから出力電流が大きくとれることになる。
しかし端子T4への入力信号と端子T4又はT4′又は
T1，T2又はＴに接続された負荷へ流れる出力信
号との分離が不可能となる欠点が生じるが、端子
T4に入る前段がバツフア動作を行う場合、これ
は問題とはならない。
以上説明したように本発明超伝導論理回路は電
流を直接接合に注入する形式の低電力・高速・高
集積化が可能なすぐれた超伝導回路においてイン
バータや排他的OR機能を含む論理を可能にした
という大きな利点がある。また、この回路は、イ
ンダクタンスを含む超伝導ループを含まないため
浮遊インダクタンスの影響を受けず、また外部磁
場による雑音に対しても影響を受けないため高安
定な動作が可能という利点も有している。
流を直接接合に注入する形式の低電力・高速・高
集積化が可能なすぐれた超伝導回路においてイン
バータや排他的OR機能を含む論理を可能にした
という大きな利点がある。また、この回路は、イ
ンダクタンスを含む超伝導ループを含まないため
浮遊インダクタンスの影響を受けず、また外部磁
場による雑音に対しても影響を受けないため高安
定な動作が可能という利点も有している。
第１図はこの発明の超伝導論理回路の基本論理
ゲートの構成辺を示し、第２図ａは、この発明の
基本論理ゲートの第１の出力の取り出し方を説明
する図、第２図ｂは、この発明の基本論理ゲート
の第２の出力の取り出し方を説明する図、第２図
ｃは、この発明の基本論理ゲートの入力形式例を
示す図、第３図乃至第６図は、この発明の超伝導
論理回路の他の構成例を示す。 ，′，″……基本回路、Ｒ，R1，R2，ＲB
Ｐ……抵抗、J1，J2……ジヨセフソン接合、Ｔ，
T1，T2，T3，T4……端子。
ゲートの構成辺を示し、第２図ａは、この発明の
基本論理ゲートの第１の出力の取り出し方を説明
する図、第２図ｂは、この発明の基本論理ゲート
の第２の出力の取り出し方を説明する図、第２図
ｃは、この発明の基本論理ゲートの入力形式例を
示す図、第３図乃至第６図は、この発明の超伝導
論理回路の他の構成例を示す。 ，′，″……基本回路、Ｒ，R1，R2，ＲB
Ｐ……抵抗、J1，J2……ジヨセフソン接合、Ｔ，
T1，T2，T3，T4……端子。
Claims (1)
- 【特許請求の範囲】 １ 第１の入力信号Ｉgを供給し、且つ出力信号
を取り出し得る第１の端子T1と；第２の入力信
号Ｉcを供給する第２の端子T2と；接地に接続さ
れる接地端子T3と；前記第１と前記第２の端子
との間に設けられる出力端子T4とより成り、前
記第１の端子T1と前記出力端子T4との間に第１
の抵抗R1が設けられ、前記第２の端子T2と前記
出力端子T4との間に第１のジヨセフソン接合J1
が設けられ、前記第２の端子T2と前記接地端子
T3との間に第２の抵抗R2と第２のジヨセフソン
接合J2の並列回路が設けられて構成される一構成
辺Ｕを、少なくとも２個有する超伝導論理ゲート
であつて、前記各構成辺の各第１の端子を互いに
接続して、新らたな入力信号供給端子Ｔとし、前
記各構成辺の各接地端子を互いに接続して接地し
たことを特徴とする超伝導論理ゲート。 ２ 前記各構成辺における出力端子T4に一端が
接地された負荷抵抗ＲLを夫々接続した態様で使
用することを特徴とする特許請求の範囲第１項記
載の超伝導論理ゲート。 ３ 前記各構成辺における第１の端子T1に、一
端が接地された負荷抵抗ＲLを、夫々接続した態
様で使用することを特徴とする特許請求の範囲第
１項記載の超伝導論理ゲート。 ４ 第１の入力信号Ｉgを供給し、且つ出力信号
を取り出し得る第１の端子T1と；第２の入力信
号Ｉcを供給する第２の端子T2と；接地に接続さ
れる接地端子T3と；前記第１と前記第２の端子
との間に設けられる出力端子T4とより成り、前
記第１の端子T1と前記出力端子T4との間に、第
１の抵抗R1が接続され、前記第２の端子T2と前
記第４の端子との間に第１のジヨセフソン接合J1
が設けられ、前記第２の端子T2と前記接地端子
T3との間に第２の抵抗R2と第２のジヨセフソン
接合J2との並列回路が設けられて構成される一構
成辺Ｕを２個以上有する超伝導論理ゲートであつ
て、前記各構成辺の各第１の端子同志を接続し、
当該接続点を前記第１の入力信号Ｉgを供給する
新らたな端子Ｔとし、各構成辺の接地端子を互い
に接続して接地し、且つ前記各構成辺の出力端子
T4間にバイパス抵抗ＲBを接続したことを特徴と
する超伝導論理ゲート。 ５ 第１の入力信号Ｉgを供給し、且つ出力信号
を取り出し得る第１の端子T1と；第２の入力信
号I1を供給する第２の端子T2と；接地に直接又は
他の論理ゲートの超伝導状態にあるジヨセフソン
接合を介して接続される接地端子T3と；前記第
１と前記第２の端子との間に設けられる出力端子
T4とから成り、前記第１の端子T1と前記出力端
子T4との間に第１の抵抗R1が接続され、前記第
２の端子T2と前記出力端子T4との間に第１のジ
ヨセフソン接合J1が接続され、前記第２の端子
T2と接地端子T3間に第２の抵抗R2と第２のジヨ
セフソン接合J2との並列回路が接続されて構成さ
れる構成辺Ｕを２個含んで構成される超伝導論理
ゲートであつて、各構成辺の第１の端子同志を接
続し、当該接続点を前記第１の入力信号Ｉgを供
給する新らたな端子Ｔとし、各構成辺の接地端子
を相互に接続して接地し、各構成辺の出力端子
T4相互をバイパス抵抗ＲBを介して接続するか又
はバイパス抵抗ＲBを設けない、いずれか一方の
構成を有する超伝導論理ゲートを２個並列に接続
した論理回路であつて、前記第１の超伝導論理ゲ
ートの接地端子T3を前記第２の超伝導論理ゲー
トへの入力信号を供給する第２の端子T2に接続
したことを特徴とする超伝導論理回路。 ６ 第１の入力信号Ｉgを供給し、且つ出力信号
を取り出し得る第１の端子と第２の入力信号Ｉc
を供給する第２の端子T2と、接地に接続される
接地端子T3と、前記第１の端子T1と前記第２の
端子T2との間に設けられる出力端子T4とから成
り、前記第１の端子T1と、前記出力端子T4との
間に第１の抵抗R1が設けられ、前記出力端子T4
と前記第２の端子T2との間に第１のジヨセフソ
ン接合J1が設けられ、前記第２の端子T2と前記
接地端子T3との間に第２の抵抗R2と第２のジヨ
セフソン接合J2との並列回路が設けられて構成さ
れる構成辺Ｕを２個含んで構成されて論理ゲート
であつて、各構成辺の第１の端子同志を接続し、
当該接続点を上記第１の入力信号Ｉgを供給する
新らたな端子Ｔとし、前記各構成辺の接地端子同
志を接続して接地し、各構成辺の出力端子T4相
互をバイアス抵抗ＲBを介して接続するか又は、
バイパス抵抗を設けない、いずれか一方の構成を
有する超伝導論理ゲートを２個接続した論理回路
であつて、第１の超伝導論理ゲートの第１の入力
端子T1と超伝導論理ゲートの第１の入力端子
T1′との間を２個の抵抗を介して接続すると共
に、前記抵抗と抵抗との接続点を新らたな第１の
入力信号Ｉgを供給する第１の端子Ｔとなし、且
つ第１及び第２の超伝導論理ゲートの一方の入力
端子T2′，T2″同志を接続し、共通入力を供給す
るようにしたことを特徴とする超伝導論理回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56017679A JPS57132428A (en) | 1981-02-09 | 1981-02-09 | Superconductive logical circuit |
| US06/269,874 US4482821A (en) | 1980-06-10 | 1981-06-03 | Superconductive logic circuit |
| GB8117187A GB2078046B (en) | 1980-06-10 | 1981-06-04 | Superconductive logic circuit |
| NLAANVRAGE8102758,A NL188441C (nl) | 1980-06-10 | 1981-06-09 | Supergeleidende logische schakeling. |
| CA000379407A CA1169498A (en) | 1980-06-10 | 1981-06-10 | Superconductive logic circuit |
| FR8111437A FR2484173B1 (fr) | 1980-06-10 | 1981-06-10 | Circuit logique supraconducteur |
| DE3122986A DE3122986C2 (de) | 1980-06-10 | 1981-06-10 | Injektionsstrom-gesteuerte Grundschaltung mit Josephson-Elementen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56017679A JPS57132428A (en) | 1981-02-09 | 1981-02-09 | Superconductive logical circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57132428A JPS57132428A (en) | 1982-08-16 |
| JPS622730B2 true JPS622730B2 (ja) | 1987-01-21 |
Family
ID=11950532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56017679A Granted JPS57132428A (en) | 1980-06-10 | 1981-02-09 | Superconductive logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57132428A (ja) |
-
1981
- 1981-02-09 JP JP56017679A patent/JPS57132428A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57132428A (en) | 1982-08-16 |
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