JPH0544203B2 - - Google Patents
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- JPH0544203B2 JPH0544203B2 JP57211736A JP21173682A JPH0544203B2 JP H0544203 B2 JPH0544203 B2 JP H0544203B2 JP 57211736 A JP57211736 A JP 57211736A JP 21173682 A JP21173682 A JP 21173682A JP H0544203 B2 JPH0544203 B2 JP H0544203B2
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- input
- resistor
- signal
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はジヨセフソン効果を用いた電流注入型
論理ゲート回路に関する。
論理ゲート回路に関する。
ジヨセフソン接合デバイスによるスイツチング
ゲート回路は、低消費電力特性、高速スイツチン
グ特性を有しており、種々の論理回路に利用する
ことにより非常に高速で高集積な回路を実現する
ことができる。実際に論理回路を設計するにあた
つては、デバイス構造が簡単で占有面積が少ない
こと、動作マージンが広いこと、またフアンアウ
ト能力が大であること等に留意しなければならな
い。
ゲート回路は、低消費電力特性、高速スイツチン
グ特性を有しており、種々の論理回路に利用する
ことにより非常に高速で高集積な回路を実現する
ことができる。実際に論理回路を設計するにあた
つては、デバイス構造が簡単で占有面積が少ない
こと、動作マージンが広いこと、またフアンアウ
ト能力が大であること等に留意しなければならな
い。
従来二つのゲート回路を２個の抵抗体よりなる
直列抵抗体で結合し該２個の抵抗体の接続点より
出力を取り出す、いわゆるワイヤードオアと呼ば
れる形式の論理ゲート回路においては入力信号
A1，B1，A2，B2に対し、A1＋B1＋A2＋B2の論
理演算を行なう場合が通常であり、A1・B1＋
A2・B2の論理演算は困難であつた。またA1・B1
＋A2・B2の論理を用いた例として入力信号Ａ，
Ｂ及びその否定，に対し・＋・Ｂの論
理演算を行なういわゆる排他的論理和を行なう事
が考えられる。この場合、従来積の論理演算を行
なうゲート回路は入出力信号の分離機能をもたな
い場合が多く、入力の前段に入出力分離の為の和
の論理ゲート回路を置くことが通常であり、従つ
てゲート数を減らすため、排他的論理和を行なう
論理ゲート回路の構成は（Ａ＋Ｂ）・（＋）の
論理を行なうような回路構成とされている。
直列抵抗体で結合し該２個の抵抗体の接続点より
出力を取り出す、いわゆるワイヤードオアと呼ば
れる形式の論理ゲート回路においては入力信号
A1，B1，A2，B2に対し、A1＋B1＋A2＋B2の論
理演算を行なう場合が通常であり、A1・B1＋
A2・B2の論理演算は困難であつた。またA1・B1
＋A2・B2の論理を用いた例として入力信号Ａ，
Ｂ及びその否定，に対し・＋・Ｂの論
理演算を行なういわゆる排他的論理和を行なう事
が考えられる。この場合、従来積の論理演算を行
なうゲート回路は入出力信号の分離機能をもたな
い場合が多く、入力の前段に入出力分離の為の和
の論理ゲート回路を置くことが通常であり、従つ
てゲート数を減らすため、排他的論理和を行なう
論理ゲート回路の構成は（Ａ＋Ｂ）・（＋）の
論理を行なうような回路構成とされている。
第１図はワイヤード・オア形式の第１の従来例
を説明する為の図であり、第２図は排他的論理和
の演算を行なう第２の従来例を説明する為の図で
ある。第１図において、１０，１１は３接合イン
ターフエロメターゲート回路で１２，１３，１
４，１５は該ゲート回路を磁気結合した入力線
で、それぞれA1，B1，A2，B2が入力される。１
６，１７は該ゲート回路のゲート電流供給線、１
８，１９は該ゲート回路を結合している抵抗体、
２０は出力線、２１は負荷抵抗体である。本第１
の従来例の動作は、まずゲート回路１０，１１に
は該ゲート回路の臨界電流値Im以下のゲート電
流Igを流しておき、続いて入力電流を入力する。
例えば入力線１２または１３に入力信号が入力さ
れると、ゲート回路１０は電圧状態にスイツチン
グし、該ゲート回路のゲート電流は抵抗体１８，
１９を通つて大部分がゲート回路１１のゲート電
流供給線へ流れこむ。その結果ゲート回路１１の
臨界電流値Imを越えたゲート電流が流れる事に
なりゲート回路が電圧状態へスイツチングする。
ただし抵抗体１８，１９の抵抗値は負荷抵坑体２
１の抵抗値より充分小さく選ぶ必要がある。また
第１の従来例は入力線１４または１５に入力信号
が入力された場合にも上記と同様に動作する。従
つて入力信号A1，B1，A2，B2に対しA1＋B1＋
A2＋B2の論理動作を行なう事になる。
を説明する為の図であり、第２図は排他的論理和
の演算を行なう第２の従来例を説明する為の図で
ある。第１図において、１０，１１は３接合イン
ターフエロメターゲート回路で１２，１３，１
４，１５は該ゲート回路を磁気結合した入力線
で、それぞれA1，B1，A2，B2が入力される。１
６，１７は該ゲート回路のゲート電流供給線、１
８，１９は該ゲート回路を結合している抵抗体、
２０は出力線、２１は負荷抵抗体である。本第１
の従来例の動作は、まずゲート回路１０，１１に
は該ゲート回路の臨界電流値Im以下のゲート電
流Igを流しておき、続いて入力電流を入力する。
例えば入力線１２または１３に入力信号が入力さ
れると、ゲート回路１０は電圧状態にスイツチン
グし、該ゲート回路のゲート電流は抵抗体１８，
１９を通つて大部分がゲート回路１１のゲート電
流供給線へ流れこむ。その結果ゲート回路１１の
臨界電流値Imを越えたゲート電流が流れる事に
なりゲート回路が電圧状態へスイツチングする。
ただし抵抗体１８，１９の抵抗値は負荷抵坑体２
１の抵抗値より充分小さく選ぶ必要がある。また
第１の従来例は入力線１４または１５に入力信号
が入力された場合にも上記と同様に動作する。従
つて入力信号A1，B1，A2，B2に対しA1＋B1＋
A2＋B2の論理動作を行なう事になる。
次に第２図において２５，２６は３接合インタ
ーフエロメターゲート回路で、２７，２８，２
９，３０は該ゲート回路を磁気結合した入力線で
それぞれ入力信号Ａ，，，が入力される。
３１は積の論理演算を行なうゲート回路で、３
２，３３は３接合インターフエロメターゲート回
路の出力線であるとともに３１のゲート回路の入
力線である。３４，３５は３接合インターフエロ
メターゲート回路のゲート電流供給線で、３６は
３１のゲート回路の出力線、３７は負荷抵抗体で
ある。
ーフエロメターゲート回路で、２７，２８，２
９，３０は該ゲート回路を磁気結合した入力線で
それぞれ入力信号Ａ，，，が入力される。
３１は積の論理演算を行なうゲート回路で、３
２，３３は３接合インターフエロメターゲート回
路の出力線であるとともに３１のゲート回路の入
力線である。３４，３５は３接合インターフエロ
メターゲート回路のゲート電流供給線で、３６は
３１のゲート回路の出力線、３７は負荷抵抗体で
ある。
本第２の従来例は量子干渉型ゲート回路による
排他的論理和を行なうものであり積の論理演算を
行なうゲート回路にはCILゲート回路を用いてい
る。該従来例の動作はまずゲート回路２５，２６
には該ゲート回路の臨界電流値Im以下のゲート
電流Igを流しておき続いて入力電流を入力する。
例えば入力線２７に入力信号Ａを、入力線２８に
入力信号Ｂを、入力線２９に入力信号Ａの否定
を、入力線３０に入力信号Ｂの否定を入力する
とする。入力ＡまたはＢが入力された時ゲート回
路２５が電圧状態にスイツチングし、出力線３２
より出力信号Iaが出力される。さらに入力また
はが入力された時、ゲート回路２６が電圧状態
にスイツチングし出力線３３より出力信号Ibが出
力される。Ia，IbがCILゲート回路３１へ入力さ
れると、該CILゲート回路は電圧状態へスイツチ
ングする。従つて該論理ゲート回路は（Ａ＋
Ｂ）・（＋）のいわゆる排他的論理和の演算を
行なう事になる。
排他的論理和を行なうものであり積の論理演算を
行なうゲート回路にはCILゲート回路を用いてい
る。該従来例の動作はまずゲート回路２５，２６
には該ゲート回路の臨界電流値Im以下のゲート
電流Igを流しておき続いて入力電流を入力する。
例えば入力線２７に入力信号Ａを、入力線２８に
入力信号Ｂを、入力線２９に入力信号Ａの否定
を、入力線３０に入力信号Ｂの否定を入力する
とする。入力ＡまたはＢが入力された時ゲート回
路２５が電圧状態にスイツチングし、出力線３２
より出力信号Iaが出力される。さらに入力また
はが入力された時、ゲート回路２６が電圧状態
にスイツチングし出力線３３より出力信号Ibが出
力される。Ia，IbがCILゲート回路３１へ入力さ
れると、該CILゲート回路は電圧状態へスイツチ
ングする。従つて該論理ゲート回路は（Ａ＋
Ｂ）・（＋）のいわゆる排他的論理和の演算を
行なう事になる。
上記２つの従来例に用いられる３接合インター
フエロメターゲート回路、CILゲート回路は入力
感度も高く10ピコ秒台のスイツチングをする事が
知られており該論理ゲート回路は高速でフアンア
ウト能力の大きな演算回路を実現することができ
る。さらに、第１の従来例でA1・B1＋A2・B2の
論理演算を行なう事ができれば、排他的論理和を
実現する上で第２の従来例を用いるようゲートの
構成要素を少なくする事ができる。しかしながら
第１の従来例でA1・B1＋A2・B2の論理演算を行
なうと、入力に対するマージンが狭くなり実現は
むつかしい。また上記２つの従来例のように量子
干渉型ゲート回路を用いた論理回路においては入
力線との磁気的な結合を図るインダクタンスが大
きな面積を要する上、インダクタンス値の正確な
制御が必要である。また該論理回路はインダクタ
ンスおよびジヨセフソン接合の容量をともに含む
為、高速動作上、減衰させなければならない共振
現象を有する。さらにこのような回路は超電導状
態に転移する時、浮遊の磁束をトラツプしやすく
このトラツプされた磁束により誤動作を起こす可
能性があつた。
フエロメターゲート回路、CILゲート回路は入力
感度も高く10ピコ秒台のスイツチングをする事が
知られており該論理ゲート回路は高速でフアンア
ウト能力の大きな演算回路を実現することができ
る。さらに、第１の従来例でA1・B1＋A2・B2の
論理演算を行なう事ができれば、排他的論理和を
実現する上で第２の従来例を用いるようゲートの
構成要素を少なくする事ができる。しかしながら
第１の従来例でA1・B1＋A2・B2の論理演算を行
なうと、入力に対するマージンが狭くなり実現は
むつかしい。また上記２つの従来例のように量子
干渉型ゲート回路を用いた論理回路においては入
力線との磁気的な結合を図るインダクタンスが大
きな面積を要する上、インダクタンス値の正確な
制御が必要である。また該論理回路はインダクタ
ンスおよびジヨセフソン接合の容量をともに含む
為、高速動作上、減衰させなければならない共振
現象を有する。さらにこのような回路は超電導状
態に転移する時、浮遊の磁束をトラツプしやすく
このトラツプされた磁束により誤動作を起こす可
能性があつた。
本発明の目的は前記従来の欠点を除去せしめ
た、入力信号A1，B1，A2，B2に対し、A1・B1
＋A2・B2の論理機能を有するジヨセフソン効果
を用いた電流注入型論理ゲート回路と、加算和信
号発生機能を有するジヨセフソン接合を用いた電
流注入型論理ゲート回路を提供する事にある。
た、入力信号A1，B1，A2，B2に対し、A1・B1
＋A2・B2の論理機能を有するジヨセフソン効果
を用いた電流注入型論理ゲート回路と、加算和信
号発生機能を有するジヨセフソン接合を用いた電
流注入型論理ゲート回路を提供する事にある。
本発明によれば、一方の電極が接地された第１
のジヨセフソン接合の他方の電極には、第１の抵
抗体の一端が接続点Ｘにおいて接続され、上記第
１の抵抗体の他端にはゲート電流供給線及び第２
のジヨセフソン接合と第２の抵抗体よりなる直列
接続体の一端が接続され、上記直列接続体の他端
には二入力線及び一端が接地された第３の抵抗体
の他端が接続された構成されたブリツジ回路２個
と結合抵抗体２個より構成され、第１の結合抵抗
体の第１のブリツジ回路のＸ点に第２の結合抵抗
体の他の端子は互いに接続され該接続点において
出力線が接続され上記二入力線に各々加えられた
入力の積を加算する事を特徴とするジヨセフソン
効果を用いた電流注入型積和論理ゲート回路が得
られる。さらに本発明によれば、一方の電極が接
地された第１のジヨセフソン接合の他方の電極に
は第１の抵抗体の一端が接続点Ｘにおいて接続さ
れ、上記第１の抵抗体の他端にはゲート電流供給
線及び第２のジヨセフソン接合と第２の抵抗体よ
りなる直列接続体の一端が接続され、上記直列接
続体の他端には、二入力線及び一端が接地された
第３の抵抗体の他端が接続されて構成されたブリ
ツジ回路２個と結合抵抗体２個より構成され第１
の結合抵抗体の第１の端子は第２のブリツジ回路
のＸ点に接続され、上記第１、第２の結合抵抗体
の他の端子は互いに接続され、該接続点において
上記二入力線に各々加えられた入力の積を加算す
る出力信号がとり出される基本ゲート回路３個と
負荷抵抗体２個から構成され、第１の基本ゲート
回路の第１の入力線には加算信号及び被加算信号
の否定が供給され、第１の基本ゲート回路の第２
の入力線には加算信号の否定、及び被加算信号が
供給され、第２の基本ゲート回路の第１の入力線
には加算信号及び被加算信号が供給され、上記第
２の基本ゲート回路の第２の入力線には加算信号
の否定、及び被加算信号の否定が供給され、第３
の基本ゲート回路の第１の入力線には下位桁から
の桁上げ信号の否定、及び第１の負荷抵抗体を通
して第１の基本ゲート回路からの出力信号が供給
され、上記第３の基本ゲート回路の第２の入力線
には下位桁からの桁上げ信号及び第２の負荷抵抗
体を通して第２の基本ゲート回路からの出力信号
が供給され、上記第３の基本ゲート回路から出力
線が接続されている事を特徴とするジヨセフソン
効果を用いた電流注入型論理ゲート回路が得られ
る。
のジヨセフソン接合の他方の電極には、第１の抵
抗体の一端が接続点Ｘにおいて接続され、上記第
１の抵抗体の他端にはゲート電流供給線及び第２
のジヨセフソン接合と第２の抵抗体よりなる直列
接続体の一端が接続され、上記直列接続体の他端
には二入力線及び一端が接地された第３の抵抗体
の他端が接続された構成されたブリツジ回路２個
と結合抵抗体２個より構成され、第１の結合抵抗
体の第１のブリツジ回路のＸ点に第２の結合抵抗
体の他の端子は互いに接続され該接続点において
出力線が接続され上記二入力線に各々加えられた
入力の積を加算する事を特徴とするジヨセフソン
効果を用いた電流注入型積和論理ゲート回路が得
られる。さらに本発明によれば、一方の電極が接
地された第１のジヨセフソン接合の他方の電極に
は第１の抵抗体の一端が接続点Ｘにおいて接続さ
れ、上記第１の抵抗体の他端にはゲート電流供給
線及び第２のジヨセフソン接合と第２の抵抗体よ
りなる直列接続体の一端が接続され、上記直列接
続体の他端には、二入力線及び一端が接地された
第３の抵抗体の他端が接続されて構成されたブリ
ツジ回路２個と結合抵抗体２個より構成され第１
の結合抵抗体の第１の端子は第２のブリツジ回路
のＸ点に接続され、上記第１、第２の結合抵抗体
の他の端子は互いに接続され、該接続点において
上記二入力線に各々加えられた入力の積を加算す
る出力信号がとり出される基本ゲート回路３個と
負荷抵抗体２個から構成され、第１の基本ゲート
回路の第１の入力線には加算信号及び被加算信号
の否定が供給され、第１の基本ゲート回路の第２
の入力線には加算信号の否定、及び被加算信号が
供給され、第２の基本ゲート回路の第１の入力線
には加算信号及び被加算信号が供給され、上記第
２の基本ゲート回路の第２の入力線には加算信号
の否定、及び被加算信号の否定が供給され、第３
の基本ゲート回路の第１の入力線には下位桁から
の桁上げ信号の否定、及び第１の負荷抵抗体を通
して第１の基本ゲート回路からの出力信号が供給
され、上記第３の基本ゲート回路の第２の入力線
には下位桁からの桁上げ信号及び第２の負荷抵抗
体を通して第２の基本ゲート回路からの出力信号
が供給され、上記第３の基本ゲート回路から出力
線が接続されている事を特徴とするジヨセフソン
効果を用いた電流注入型論理ゲート回路が得られ
る。
以下、本発明を図面を用いて説明する。
第３図は本発明の第一の発明の一実施例であ
る。図において４１，４２，４３，４４はそれぞ
れ臨界電流値I1，I2，I1，I2を有するジヨセフソ
ン接合、４５，４６，４７，４８，４９，５０，
５１，５２，はそれぞれ抵抗値、r1，r2，r3，r1，
r2，r3，r0，r0を有する抵抗体、５３，５４はゲ
ート電流供給線、５５，５６，５７，５８は入力
線、５９は出力線、６０は抵抗値Ｒ１の負荷抵抗
体である。上記回路においては抵抗値r1，r2，r3
は2r0より充分小さく2r0はＲ１より充分小さく選
ばれる。
る。図において４１，４２，４３，４４はそれぞ
れ臨界電流値I1，I2，I1，I2を有するジヨセフソ
ン接合、４５，４６，４７，４８，４９，５０，
５１，５２，はそれぞれ抵抗値、r1，r2，r3，r1，
r2，r3，r0，r0を有する抵抗体、５３，５４はゲ
ート電流供給線、５５，５６，５７，５８は入力
線、５９は出力線、６０は抵抗値Ｒ１の負荷抵抗
体である。上記回路においては抵抗値r1，r2，r3
は2r0より充分小さく2r0はＲ１より充分小さく選
ばれる。
本実施例の論理ゲート回路の動作は以下の如く
である。ゲート電流供給線５３，５４よりゲート
電流Ig1，ig2も該回路に流すとゲート電流Ig1はジ
ヨセフソン接合４２及び抵抗体４６，４７よりな
る電流路Ａとジヨセフソン接合４１及び抵抗体４
５よりなる電流路Ｂに二分され、それぞれ４６と
４７の抵抗値の和と４５の抵抗値に逆比例した
Ig3，Ig4が流れる。（Ig3＝r1／r1＋r2＋r3Ig1、Ig4＝ r2＋r3／r1＋r2＋r3Ig1）またゲート電流Ig2もジヨセフ
ソ ン接合４４及び抵抗体４９，５０よりなる電流路
Ｃとジヨセフソン接合４３及び抵抗体４８よりな
る電流路Ｄに二分され、それぞれ４９と５０の抵
抗値の和と４８の抵抗値に逆比例したIg5，Ig6が
流れる。（Ig5＝r1／r1＋r2＋r3Ig2、Ig6＝r2＋r3／r1
＋r2＋r3 Ig2）この状態で入力線５５，５６より入力電流
Ic1，Ic2をそれぞれ入力する。Ic1，Ic2の大きさ
はそれぞれ単独では該ゲート回路をスイツチング
しないがIc＝Ic1＋Ic2ではスイツチングするよう
設定する。すると、ジヨセフソン接合４１，４
２、及び抵抗体４５，４６よりなる電流路と抵抗
体４７よりなる電流路とに二分され、それぞれ４
５と４６の抵抗値の和と、４７の抵抗値に逆比例
したIc3，Ic4が流れる。
である。ゲート電流供給線５３，５４よりゲート
電流Ig1，ig2も該回路に流すとゲート電流Ig1はジ
ヨセフソン接合４２及び抵抗体４６，４７よりな
る電流路Ａとジヨセフソン接合４１及び抵抗体４
５よりなる電流路Ｂに二分され、それぞれ４６と
４７の抵抗値の和と４５の抵抗値に逆比例した
Ig3，Ig4が流れる。（Ig3＝r1／r1＋r2＋r3Ig1、Ig4＝ r2＋r3／r1＋r2＋r3Ig1）またゲート電流Ig2もジヨセフ
ソ ン接合４４及び抵抗体４９，５０よりなる電流路
Ｃとジヨセフソン接合４３及び抵抗体４８よりな
る電流路Ｄに二分され、それぞれ４９と５０の抵
抗値の和と４８の抵抗値に逆比例したIg5，Ig6が
流れる。（Ig5＝r1／r1＋r2＋r3Ig2、Ig6＝r2＋r3／r1
＋r2＋r3 Ig2）この状態で入力線５５，５６より入力電流
Ic1，Ic2をそれぞれ入力する。Ic1，Ic2の大きさ
はそれぞれ単独では該ゲート回路をスイツチング
しないがIc＝Ic1＋Ic2ではスイツチングするよう
設定する。すると、ジヨセフソン接合４１，４
２、及び抵抗体４５，４６よりなる電流路と抵抗
体４７よりなる電流路とに二分され、それぞれ４
５と４６の抵抗値の和と、４７の抵抗値に逆比例
したIc3，Ic4が流れる。
（Ic3＝r3／r1＋r2＋r3Ic、Ic4＝r1＋r2／r1＋r2＋r3Ic
） このためジヨセフソン接合４２には電流Ig3−
Ic3が流れジヨセフソン接合４１には該接合４１
の臨界電流値I1以上の電流Ig4＋Ic3が流れ該ジヨ
セフソン接合４１が電圧状態へスイツチングす
る。その結果入力電流は抵抗体４７を通つて接地
へ流れ、ゲート電流Ig1は大部分前記電流路Ａへ
流れ、ジヨセフソン接合４２の臨界電流値I2をこ
えジヨセフソン接合４２が電圧状態へスイツチン
グする。従つてジヨセフソン接合４１，４２、抵
抗体４５，４６，４７よりなる第１のブリツジ回
路がスイツチングすることになりゲート電流Ig1
は抵抗体５１，５２及びジヨセフソン接合４３を
通つて接地へ流れこみ、該ジヨセフソン接合４３
には電流Ig6＋Ig1が流れ臨界電流値I1を越え電圧
状態へスイツチングする。続いてゲート電流Ig1
＋Ig2が前記電流路Ｃへ流れ、ジヨセフソン接合
４４の臨界電流値I2となり該ジヨセフソン接合４
４が電圧状態へスイツチングする。この結果ゲー
ト電流Ig1＋Ig2は負荷抵抗体Ｒ１へ流れる事にな
り、該論理ゲート回路のスイツチングが完了す
る。また入力線５７，５８のいずれかに入力電流
Ic5（Ic5の大きさはIc1またはIc2と同じ程度とす
る。）が流れていた場合にはIc5はジヨセフソン接
合４３，４４及び抵抗体４８，４９よりなる電流
路と抵抗体５０よりなる電流路とに二分され、そ
れぞれ４８，４９の抵抗値の和と、５０の抵抗値
の和に逆比例した電流Ic6，Ic7（Ic6＝r3／r1＋r2＋r3 Ic5、Ic7＝r2＋r3／r1＋r2＋r3Ic5）が流れる。従つて
ジヨ セフソン接合４３，４４にはそれぞれ電流Ig5＋
Ic6、Ig6−Ic6が流れるが、この時にはそれぞれの
接合はまだ超伝導状態のままである。この状態で
前記第１のブリツジ回路がスイツチングするとジ
ヨセフソン接合４３には電流Ig1＋Ig5＋Ic6が流
れ、該接合の臨界電流値I1を越え電圧状態へスイ
ツチングし、続いてゲート電流Ig1＋Ig2が前記電
流路Ｃへ流れ、ジヨセフソン接合４４の臨界電流
値I2となり該ジヨセフソン接合４４がスイツチン
グする。この結果ゲート電流Ig1＋Ig2は負荷抵抗
体Ｒ１へ流れることになり該論理ゲート回路のス
イツチングが完了することになる。該論理ゲート
回路は左右対称の回路構成であり、入力線５７，
５８に入力電流Ic1，Ic2が入力された場合にも上
記に述べた場合と同様に動作し、該論理ゲート回
路はスイツチングする。従つて入力線５５，５
６，５７，５８にそれぞれ入力信号A1，B1，
A2，B2を入力した場合には、該論理ゲート回路
はA1・B1＋A2・B2の論理動作を行なう。例えば
今、入力信号A1をＡ、B1をＢ、A2をＡの否定
Ａ，B2の否定とした時には該論理ゲート回路
は、Ａ・＋・Ｂいわゆる排他的論理和の論理
演算を行なうことになる。
） このためジヨセフソン接合４２には電流Ig3−
Ic3が流れジヨセフソン接合４１には該接合４１
の臨界電流値I1以上の電流Ig4＋Ic3が流れ該ジヨ
セフソン接合４１が電圧状態へスイツチングす
る。その結果入力電流は抵抗体４７を通つて接地
へ流れ、ゲート電流Ig1は大部分前記電流路Ａへ
流れ、ジヨセフソン接合４２の臨界電流値I2をこ
えジヨセフソン接合４２が電圧状態へスイツチン
グする。従つてジヨセフソン接合４１，４２、抵
抗体４５，４６，４７よりなる第１のブリツジ回
路がスイツチングすることになりゲート電流Ig1
は抵抗体５１，５２及びジヨセフソン接合４３を
通つて接地へ流れこみ、該ジヨセフソン接合４３
には電流Ig6＋Ig1が流れ臨界電流値I1を越え電圧
状態へスイツチングする。続いてゲート電流Ig1
＋Ig2が前記電流路Ｃへ流れ、ジヨセフソン接合
４４の臨界電流値I2となり該ジヨセフソン接合４
４が電圧状態へスイツチングする。この結果ゲー
ト電流Ig1＋Ig2は負荷抵抗体Ｒ１へ流れる事にな
り、該論理ゲート回路のスイツチングが完了す
る。また入力線５７，５８のいずれかに入力電流
Ic5（Ic5の大きさはIc1またはIc2と同じ程度とす
る。）が流れていた場合にはIc5はジヨセフソン接
合４３，４４及び抵抗体４８，４９よりなる電流
路と抵抗体５０よりなる電流路とに二分され、そ
れぞれ４８，４９の抵抗値の和と、５０の抵抗値
の和に逆比例した電流Ic6，Ic7（Ic6＝r3／r1＋r2＋r3 Ic5、Ic7＝r2＋r3／r1＋r2＋r3Ic5）が流れる。従つて
ジヨ セフソン接合４３，４４にはそれぞれ電流Ig5＋
Ic6、Ig6−Ic6が流れるが、この時にはそれぞれの
接合はまだ超伝導状態のままである。この状態で
前記第１のブリツジ回路がスイツチングするとジ
ヨセフソン接合４３には電流Ig1＋Ig5＋Ic6が流
れ、該接合の臨界電流値I1を越え電圧状態へスイ
ツチングし、続いてゲート電流Ig1＋Ig2が前記電
流路Ｃへ流れ、ジヨセフソン接合４４の臨界電流
値I2となり該ジヨセフソン接合４４がスイツチン
グする。この結果ゲート電流Ig1＋Ig2は負荷抵抗
体Ｒ１へ流れることになり該論理ゲート回路のス
イツチングが完了することになる。該論理ゲート
回路は左右対称の回路構成であり、入力線５７，
５８に入力電流Ic1，Ic2が入力された場合にも上
記に述べた場合と同様に動作し、該論理ゲート回
路はスイツチングする。従つて入力線５５，５
６，５７，５８にそれぞれ入力信号A1，B1，
A2，B2を入力した場合には、該論理ゲート回路
はA1・B1＋A2・B2の論理動作を行なう。例えば
今、入力信号A1をＡ、B1をＢ、A2をＡの否定
Ａ，B2の否定とした時には該論理ゲート回路
は、Ａ・＋・Ｂいわゆる排他的論理和の論理
演算を行なうことになる。
本発明の論理ゲート回路を正しく動作させる為
には下記の設計ルールに従うのがよい。
には下記の設計ルールに従うのがよい。
r1／r2＋r3＝I2／I1
r2＋r3／r1＋r2＋r3Ig1＋r3／r1＋r2＋r3Ic＞I1
｜r1／r1＋r2＋r3Ig1−r3／r1＋r2＋r3Ic｜＜I2
Ig1＞I2
Ig1＝Ig2
Ｒ１≫2r0≫r1，r2，r3
設計ルールは前記第１のブリツジ回路の最大
ゲート電流Imを臨界電流値I1及びI2の和に等しく
する。設計ルールのは前記ゲート電流の分流
Ig3との和が前記ジヨセフソン接合４１をスイツ
チングさせるのに充分なことを保証する。設計ル
ールのはジヨセフソン接合４１が電圧状態へス
イツチングした時、ジヨセフソン接合４２はまだ
スイツチングしない条件を定め、設計ルールは
抵抗体５１，５２の値が抵抗４５，４６，４７の
値より充分大きいとした時、ジヨセフソン接合４
２がスイツチングする条件を定める。
ゲート電流Imを臨界電流値I1及びI2の和に等しく
する。設計ルールのは前記ゲート電流の分流
Ig3との和が前記ジヨセフソン接合４１をスイツ
チングさせるのに充分なことを保証する。設計ル
ールのはジヨセフソン接合４１が電圧状態へス
イツチングした時、ジヨセフソン接合４２はまだ
スイツチングしない条件を定め、設計ルールは
抵抗体５１，５２の値が抵抗４５，４６，４７の
値より充分大きいとした時、ジヨセフソン接合４
２がスイツチングする条件を定める。
第４図は抵抗値r1，r2，r3を例えばr1＝r2＝r3と
選んだ場合の上記第１のブリツジ回路の制御特性
を示したもので、直線７１は設計ルールの境界
線をあらわし、直線７２は設計ルールの境界線
をあらわし、直線７３は設計ルールの境界線を
あらわしている。また図において斜線部は電圧状
態を示し７４，７５は入力信号をあらわしてお
り、一本の入力ではスイツチングしないが、二
本、入力がはいると該ブリツジ回路はスイツチン
グする。該ブリツジ回路の利得はr2／（r2＋r3）
と示され抵抗r2，r3のみで決めることができる。
この例のようにr1＝r2＝r3と選ぶと、利得は0.5と
なり入力に対するマージンを広くとることがで
き、さらにゲート電流Ig1の動作マージンもIm／
３＜Ig1＜Imと広くとる事ができる。
選んだ場合の上記第１のブリツジ回路の制御特性
を示したもので、直線７１は設計ルールの境界
線をあらわし、直線７２は設計ルールの境界線
をあらわし、直線７３は設計ルールの境界線を
あらわしている。また図において斜線部は電圧状
態を示し７４，７５は入力信号をあらわしてお
り、一本の入力ではスイツチングしないが、二
本、入力がはいると該ブリツジ回路はスイツチン
グする。該ブリツジ回路の利得はr2／（r2＋r3）
と示され抵抗r2，r3のみで決めることができる。
この例のようにr1＝r2＝r3と選ぶと、利得は0.5と
なり入力に対するマージンを広くとることがで
き、さらにゲート電流Ig1の動作マージンもIm／
３＜Ig1＜Imと広くとる事ができる。
第５図は前記第２のブリツジ回路において、前
記第１のブリツジ回路がスイツチングした時に抵
抗体５１，５２を通つて流れこんでくる電流Isと
前記ゲート電流Ig2との関係を示したものである。
図において直線８１は上記第２のブリツジ回路に
入力電流のない場合のジヨセフソン接合４３が電
圧状態にスイツチングする条件を示し、直線８３
は該ジヨセフソン接合４３がスイツチングした
後、ジヨセフソン接合４４がスイツチングする条
件を示す。また直線８２は該ブリツジ回路に入力
電流Ic5が流れていた場合にジヨセフソン接合４
３が電圧状態にスイツチングする条件を示し、直
線８３は該ジヨセフソン接合４３がスイツチング
した後、ジヨセフソン接合４４がスイツチングす
る条件を示す。図において斜線部は電圧状態をあ
らわし、直線８１，８２の傾きは（r1＋r2＋
r3）／（r2＋r3）である。例えば３／2r1＝r2＝r3
の直線８１，８２の傾きは４／３となり、動作点
８４でのIsの大きさはほとんどIg1と等しいため
に前記第１のブリツジ回路が電圧状態にスイツチ
ングすると、すぐに前記第２のブリツジ回路は電
圧状態にスイツチングする。そのスピードは抵抗
値r0を負荷抵抗体の値Ｒ１より充分小さく選ぶた
めに非常に速くなり、スイツチング時間は約20数
ピコ秒と予想される。
記第１のブリツジ回路がスイツチングした時に抵
抗体５１，５２を通つて流れこんでくる電流Isと
前記ゲート電流Ig2との関係を示したものである。
図において直線８１は上記第２のブリツジ回路に
入力電流のない場合のジヨセフソン接合４３が電
圧状態にスイツチングする条件を示し、直線８３
は該ジヨセフソン接合４３がスイツチングした
後、ジヨセフソン接合４４がスイツチングする条
件を示す。また直線８２は該ブリツジ回路に入力
電流Ic5が流れていた場合にジヨセフソン接合４
３が電圧状態にスイツチングする条件を示し、直
線８３は該ジヨセフソン接合４３がスイツチング
した後、ジヨセフソン接合４４がスイツチングす
る条件を示す。図において斜線部は電圧状態をあ
らわし、直線８１，８２の傾きは（r1＋r2＋
r3）／（r2＋r3）である。例えば３／2r1＝r2＝r3
の直線８１，８２の傾きは４／３となり、動作点
８４でのIsの大きさはほとんどIg1と等しいため
に前記第１のブリツジ回路が電圧状態にスイツチ
ングすると、すぐに前記第２のブリツジ回路は電
圧状態にスイツチングする。そのスピードは抵抗
値r0を負荷抵抗体の値Ｒ１より充分小さく選ぶた
めに非常に速くなり、スイツチング時間は約20数
ピコ秒と予想される。
該論理ゲート回路では上記に述べたように第３
図における抵抗体４６及び４９を挿入する事によ
り、マージンの広い積の動作を行なうゲート回路
を実現することができた。これによりA1・B1＋
A2・B2という演算を行なう論理ゲート回路を少
ない構成要素で実現でき、その動作速度も高速と
なる。さらにIg1とIg2という２つのゲート電流が
負荷抵抗体へ流れることから、フアンアウト能力
も非常に大である。またインダクタンスを用いな
い構造のため素子製造の面積も従来例に比べ1/3
〜1/4に小さくすることができる、集積回路製造
工程も容易となる、従来例で述べた共振現象もな
い、超電導ループを使つた回路ではないので超電
導転移する際に浮遊の磁束をトラツプする危険性
がないなどの利点を有する。
図における抵抗体４６及び４９を挿入する事によ
り、マージンの広い積の動作を行なうゲート回路
を実現することができた。これによりA1・B1＋
A2・B2という演算を行なう論理ゲート回路を少
ない構成要素で実現でき、その動作速度も高速と
なる。さらにIg1とIg2という２つのゲート電流が
負荷抵抗体へ流れることから、フアンアウト能力
も非常に大である。またインダクタンスを用いな
い構造のため素子製造の面積も従来例に比べ1/3
〜1/4に小さくすることができる、集積回路製造
工程も容易となる、従来例で述べた共振現象もな
い、超電導ループを使つた回路ではないので超電
導転移する際に浮遊の磁束をトラツプする危険性
がないなどの利点を有する。
第６図は、本発明の第二の発明の一実施例であ
る全加算和信号発生回路を示す。図において９
０，９１，９２は上記第１の発明で述べられた論
理ゲート回路すなわち電流注入型2AND−ORゲ
ート回路を示す。９３，９４，９５，９６から
は、それぞれ加算信号An、加算信号の否定ｎ、
被加算信号Bn、被加算信号の否定ｎが入力さ
れる。該信号Anは入力線９７，１０１を通つて
上記2AND−ORゲート回路９０，９１へ入力さ
れ、該信号ｎは入力線９９，１０３を通つて該
2AND−ORゲート回路９０，９１へ入力され、
さらに該信号Bnは入力線１００，１０２を通つ
て該2AND−ORゲート回路へ入力され、該信号
Ｂｎは入力線９８，１０４を通つて該2AND−
ORゲート回路へ入力される。その結果2AND−
ORゲート回路９０はAn・ｎ＋ｎ・Bnとい
う排他的論理和の演算を行ない出力信号Fnが出
力線１０５より出力される。また2AND−ORゲ
ート回路９１はAn・Bn，ｎ・ｎという論理
演算を行ない上記出力信号Fnの否定ｎが出力
線１０６より出力される。続いて上記出力信号
Fn，ｎはそれぞれ抵抗１０７，１０８を通つ
て前記2AND−ORゲート回路９２の入力線１０
９，１１１に入力される。また下位桁からの入力
信号Cnは該2AND−ORゲート回路９２の入力線
１１０に入力され、入力信号の否定ｎは該
2AND−ORゲート回路９２の入力線１１２に入
力される。その結果該2AND−ORゲート回路９
２はFn・ｎ＋ｎ・Cnという論理演算を行な
い、全加算和信号Snが出力線１１３、負荷抵抗
１１４を通つて出力される。本実施例では2AND
−ORゲート回路９０，９１のフアンアウト数は
１にしているが、第１の実施例で述べたように、
ゲート電流供給線より供給されるゲート電流Igは
２ケ所より2AND−ORゲート回路へ供給されて
いるので、フアンアウト数をさらに増すことも可
能である。
る全加算和信号発生回路を示す。図において９
０，９１，９２は上記第１の発明で述べられた論
理ゲート回路すなわち電流注入型2AND−ORゲ
ート回路を示す。９３，９４，９５，９６から
は、それぞれ加算信号An、加算信号の否定ｎ、
被加算信号Bn、被加算信号の否定ｎが入力さ
れる。該信号Anは入力線９７，１０１を通つて
上記2AND−ORゲート回路９０，９１へ入力さ
れ、該信号ｎは入力線９９，１０３を通つて該
2AND−ORゲート回路９０，９１へ入力され、
さらに該信号Bnは入力線１００，１０２を通つ
て該2AND−ORゲート回路へ入力され、該信号
Ｂｎは入力線９８，１０４を通つて該2AND−
ORゲート回路へ入力される。その結果2AND−
ORゲート回路９０はAn・ｎ＋ｎ・Bnとい
う排他的論理和の演算を行ない出力信号Fnが出
力線１０５より出力される。また2AND−ORゲ
ート回路９１はAn・Bn，ｎ・ｎという論理
演算を行ない上記出力信号Fnの否定ｎが出力
線１０６より出力される。続いて上記出力信号
Fn，ｎはそれぞれ抵抗１０７，１０８を通つ
て前記2AND−ORゲート回路９２の入力線１０
９，１１１に入力される。また下位桁からの入力
信号Cnは該2AND−ORゲート回路９２の入力線
１１０に入力され、入力信号の否定ｎは該
2AND−ORゲート回路９２の入力線１１２に入
力される。その結果該2AND−ORゲート回路９
２はFn・ｎ＋ｎ・Cnという論理演算を行な
い、全加算和信号Snが出力線１１３、負荷抵抗
１１４を通つて出力される。本実施例では2AND
−ORゲート回路９０，９１のフアンアウト数は
１にしているが、第１の実施例で述べたように、
ゲート電流供給線より供給されるゲート電流Igは
２ケ所より2AND−ORゲート回路へ供給されて
いるので、フアンアウト数をさらに増すことも可
能である。
本実施例の加算回路においては、第１の発明に
述べたように高速の2AND−ORゲート回路を用
いているため、高速加算演算が可能である。また
インダクタンスを用いない構造のため、回路の占
有面積を小さくできる。さらに抵抗体とジヨセフ
ソン接合のみによる構成のため回路製造および設
計が容易であるという利点も有する。
述べたように高速の2AND−ORゲート回路を用
いているため、高速加算演算が可能である。また
インダクタンスを用いない構造のため、回路の占
有面積を小さくできる。さらに抵抗体とジヨセフ
ソン接合のみによる構成のため回路製造および設
計が容易であるという利点も有する。
なお本実施例では加算和信号Snを発生させる
論理演算を行なつたが、前記出力信号Fnおよび
該信号の否定ｍ、と下位桁からの出力信号Cn
のくみあわせにより、該加算和信号Snの否定
ｎを発生させる論理演算Fn・Cn＋ｎ・ｎを
行なうことも可能である。
論理演算を行なつたが、前記出力信号Fnおよび
該信号の否定ｍ、と下位桁からの出力信号Cn
のくみあわせにより、該加算和信号Snの否定
ｎを発生させる論理演算Fn・Cn＋ｎ・ｎを
行なうことも可能である。
第１図、第２図は、入力信号A1，B1，A2，B2
に対しA1＋B1＋A2＋B2及び（A1＋B1）・（A2＋
B2）の論理演算を行なう量子干渉型論理ゲート
回路の従来例を説明するための図で、第１図は
A1＋B1＋A2＋B2の演算を行なう論理ゲート回
路、第２図は（A1＋B1）・（A2＋B2）の演算を行
なう論理ゲート回路の回路図である。 第１図において１０，１１…３接合インターフ
エロメターゲート回路、１２，１３，１４，１５
…入力線、１６，１７…ゲート電流供給線、１
８，１９…結合抵抗体、２０…出力線、２１…負
荷抵抗体を示す。 第２図において２５，２６…３接合インターフ
エロメターゲート回路、２７，２８，２９，３０
…入力線、３１…積の論理を行なうCILゲート回
路、３２，３３…３接合インターフエロメターの
出力線、３４，３５…ゲート電流供給線、３６…
出力線、３７…負荷抵抗体を示す。 第３図、第４図、第５図は第一の発明の電流注
入型論理ゲート回路の一実施例を説明するための
図で、第３図は回路図、第４図はブリツジ回路の
制御特性、第５図は一方のブリツジ回路から他方
のブリツジ回路への入力電流と他方のブリツジ回
路のゲート電流との関係を示している。 図において４１，４２，４３，４４…ジヨセフ
ソン接合、４５，４６，４７，４８，４９，５
０，５１，５２…抵抗体、５３，５４…ゲート電
流供給線、５５，５６，５７，５８…入力線、５
９…出力線、６０…負荷抵抗体、６１…記号化し
た2AND−OR、７１，７２，７３…設計ルール
，，に対応する直線、７４，７５…入力信
号、８１，８２，８３…スイツチング条件を示す
直線、８４…動作点を示す。 第６図は本発明の第二の実施例を説明するため
の回路図である。図において、９０，９１，９２
…第１の実施例の論理ゲート回路、９３，９４，
９５，９６，９７，９８，９９，１００，１０
１，１０２，１０３，１０４，１０９，１１０，
１１１，１１２…入力線、１０５，１０６，１１
３…出力線、１０７，１０８…抵抗体、１１４…
負荷抵抗体、１１５…ゲート電流供給線を示す。
に対しA1＋B1＋A2＋B2及び（A1＋B1）・（A2＋
B2）の論理演算を行なう量子干渉型論理ゲート
回路の従来例を説明するための図で、第１図は
A1＋B1＋A2＋B2の演算を行なう論理ゲート回
路、第２図は（A1＋B1）・（A2＋B2）の演算を行
なう論理ゲート回路の回路図である。 第１図において１０，１１…３接合インターフ
エロメターゲート回路、１２，１３，１４，１５
…入力線、１６，１７…ゲート電流供給線、１
８，１９…結合抵抗体、２０…出力線、２１…負
荷抵抗体を示す。 第２図において２５，２６…３接合インターフ
エロメターゲート回路、２７，２８，２９，３０
…入力線、３１…積の論理を行なうCILゲート回
路、３２，３３…３接合インターフエロメターの
出力線、３４，３５…ゲート電流供給線、３６…
出力線、３７…負荷抵抗体を示す。 第３図、第４図、第５図は第一の発明の電流注
入型論理ゲート回路の一実施例を説明するための
図で、第３図は回路図、第４図はブリツジ回路の
制御特性、第５図は一方のブリツジ回路から他方
のブリツジ回路への入力電流と他方のブリツジ回
路のゲート電流との関係を示している。 図において４１，４２，４３，４４…ジヨセフ
ソン接合、４５，４６，４７，４８，４９，５
０，５１，５２…抵抗体、５３，５４…ゲート電
流供給線、５５，５６，５７，５８…入力線、５
９…出力線、６０…負荷抵抗体、６１…記号化し
た2AND−OR、７１，７２，７３…設計ルール
，，に対応する直線、７４，７５…入力信
号、８１，８２，８３…スイツチング条件を示す
直線、８４…動作点を示す。 第６図は本発明の第二の実施例を説明するため
の回路図である。図において、９０，９１，９２
…第１の実施例の論理ゲート回路、９３，９４，
９５，９６，９７，９８，９９，１００，１０
１，１０２，１０３，１０４，１０９，１１０，
１１１，１１２…入力線、１０５，１０６，１１
３…出力線、１０７，１０８…抵抗体、１１４…
負荷抵抗体、１１５…ゲート電流供給線を示す。
Claims (1)
- 【特許請求の範囲】 １ 一方の電極が接地された第１のジヨセフソン
接合の他方の電極には第１の抵抗体の一端が接続
点Ｘにおいて接続され、上記第１の抵抗体の他端
にはゲート電流供給線及び第２のジヨセフソン接
合と第２の抵抗体よりなる直列接続体の一端が接
続され、上記直列接続体の他端には二入力線及び
一端が接地された第３の抵抗体の他端が接続され
て構成されたブリツジ回路２個と結合抵抗体２個
より構成され、第１の結合抵抗体の第１の端子は
第１のブリツジ回路のＸ点に、第２の結合抵抗体
の第１の端子は第２のブリツジ回路のＸ点に接続
され、上記第１、第２の結合抵抗体の他の端子は
互いに接続され、該接続点において出力線が接続
され、上記二入力線に各々加えられた入力の積を
加算する事を特徴とするジヨセフソン効果を用い
た電流注入型積和論理ゲート回路。 ２ 一方の電極が接地された第１のジヨセフソン
接合の他方の電極には第１の抵抗体の一端が接続
点Ｘにおいて接続され、上記第１の抵抗体の他端
にはゲート電流供給線及び第２のジヨセフソン接
合と第２の抵抗体よりなる直列接続体の一端が接
続され、上記直列接続体の他端には二入力線及び
一端が接地された第３の抵抗体の他端が接続され
て構成されたブリツジ回路２個と結合抵抗体２個
より構成され、第１の結合抵抗体の第１の端子は
第１のブリツジ回路のＸ点に、第２の結合抵抗体
の第１の端子は第２のブリツジ回路のＸ点に接続
され、上記第１、第２の結合抵抗体の他の端子は
互いに接続され、該接続点において上記二入力線
に各々加えられた入力の積を加算する出力信号が
取り出される基本ゲート回路３個と負荷抵抗体２
個から構成され、第１の基本ゲート回路の第１の
入力線には加算信号及び被加算信号の否定が供給
され、上記第１の基本ゲート回路の第２の入力線
には加算信号の否定、及び被加算信号が供給さ
れ、第２の基本ゲート回路の第１の入力線には加
算信号及び被加算信号が供給され、上記第２の基
本ゲート回路の第２の入力線には加算信号の否
定、及び被加算信号の否定が供給され、第３の基
本ゲート回路の第１の入力線には下位桁からの桁
上げ信号の否定及び第１の負荷抵抗体を通して第
１の基本ゲート回路からの出力信号が供給され、
上記第３の基本ゲート回路の第２の入力線には下
位桁からの桁上げ信号及び、第２の負荷抵抗体を
通して第２の基本ゲート回路からの出力信号が供
給され、上記第３の基本ゲート回路から出力線が
接続されている事を特徴とするジヨセフソン効果
を用いた電流注入型積和論理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21173682A JPS59101932A (ja) | 1982-12-02 | 1982-12-02 | ジヨセフソン効果を用いた電流注入型論理ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21173682A JPS59101932A (ja) | 1982-12-02 | 1982-12-02 | ジヨセフソン効果を用いた電流注入型論理ゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59101932A JPS59101932A (ja) | 1984-06-12 |
| JPH0544203B2 true JPH0544203B2 (ja) | 1993-07-05 |
Family
ID=16610732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21173682A Granted JPS59101932A (ja) | 1982-12-02 | 1982-12-02 | ジヨセフソン効果を用いた電流注入型論理ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59101932A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4313066A (en) * | 1979-08-20 | 1982-01-26 | International Business Machines Corporation | Direct coupled nonlinear injection Josephson logic circuits |
| JPS57132429A (en) * | 1981-02-09 | 1982-08-16 | Nippon Telegr & Teleph Corp <Ntt> | Superconductive logical gate |
-
1982
- 1982-12-02 JP JP21173682A patent/JPS59101932A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59101932A (ja) | 1984-06-12 |
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