JPS62274740A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62274740A JPS62274740A JP11946386A JP11946386A JPS62274740A JP S62274740 A JPS62274740 A JP S62274740A JP 11946386 A JP11946386 A JP 11946386A JP 11946386 A JP11946386 A JP 11946386A JP S62274740 A JPS62274740 A JP S62274740A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- nitride film
- lower side
- negative type
- type photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000013078 crystal Substances 0.000 claims abstract description 8
- 239000012212 insulator Substances 0.000 claims description 3
- 238000002955 isolation Methods 0.000 abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 13
- 150000004767 nitrides Chemical class 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 7
- 238000007254 oxidation reaction Methods 0.000 abstract description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 238000005530 etching Methods 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明は半導体装置に関し、特に絶縁された単結晶の素
子分離領域を有する半導体装置に関する。
子分離領域を有する半導体装置に関する。
従来の半導体装置の、素子領域の絶縁分離方法としては
ＰＮ接合による分離方法が一般的に良く使われているが
、しかし、近年の技術の進歩と素子の微細化に伴って、
素子と素子との間の分離領域をＬＯＣＯ３法による酸化
膜や絶縁物を充填した溝等によって構成するいわゆる誘
電体による分離方法等も一般化してきている。
ＰＮ接合による分離方法が一般的に良く使われているが
、しかし、近年の技術の進歩と素子の微細化に伴って、
素子と素子との間の分離領域をＬＯＣＯ３法による酸化
膜や絶縁物を充填した溝等によって構成するいわゆる誘
電体による分離方法等も一般化してきている。
その他に、従来からある素子領域の絶縁分離方法として
は、半導体基板表面にＶ溝を設けてこの表面に酸化膜を
形成し、その酸化膜の上に多結晶シリコン層を厚く堆積
し、更に半導体基板を、裏面からＶ溝の底部の酸化膜に
到達するまで、研磨等により除去して半導体基板の裏と
表を逆゛にし、素子領域を酸化膜によって完全に絶縁分
離するという方法もある。
は、半導体基板表面にＶ溝を設けてこの表面に酸化膜を
形成し、その酸化膜の上に多結晶シリコン層を厚く堆積
し、更に半導体基板を、裏面からＶ溝の底部の酸化膜に
到達するまで、研磨等により除去して半導体基板の裏と
表を逆゛にし、素子領域を酸化膜によって完全に絶縁分
離するという方法もある。
上述した従来の半導体装置は、ＰＮ接合及び誘電体によ
る分離方法のいずれの場合も、素子の底部は半導体基板
との藺でＰＮ接合が形成されており、必然的にその部°
分にＰＮ接合による寄生容量が出来てしまう欠点がある
。しかもＰＮ接合による分離方法よりも素子間の分離が
良く行える誘電体による分離方法といえども素子間のリ
ーク電流防止のためにいちいち反転防止層を設ける必要
がある。
る分離方法のいずれの場合も、素子の底部は半導体基板
との藺でＰＮ接合が形成されており、必然的にその部°
分にＰＮ接合による寄生容量が出来てしまう欠点がある
。しかもＰＮ接合による分離方法よりも素子間の分離が
良く行える誘電体による分離方法といえども素子間のリ
ーク電流防止のためにいちいち反転防止層を設ける必要
がある。
又、従来の完全な素子分離方法である絶縁物による分離
方法についても、その形成方法が半導体基板の表面の数
〜数１０μｍの素子領域を残して裏面から基板の大部分
を研磨等により取り除くという手間のかかる方法のため
、大量生産や素子の微細化に対しては適さないという欠
点がある。
方法についても、その形成方法が半導体基板の表面の数
〜数１０μｍの素子領域を残して裏面から基板の大部分
を研磨等により取り除くという手間のかかる方法のため
、大量生産や素子の微細化に対しては適さないという欠
点がある。
本発明の目的は、素子間を分離するためあるいは半導体
基板との間のＰＮ接合による寄生容量が無く、しかも素
子間の絶縁分離が完全になされた大量生産や素子の微細
化に向いた半導体装置を提供することにある。
基板との間のＰＮ接合による寄生容量が無く、しかも素
子間の絶縁分離が完全になされた大量生産や素子の微細
化に向いた半導体装置を提供することにある。
本発明の半導体装置は、単結晶半導体基板上に設けられ
た絶縁層と、該絶縁層上に互いに所定の間隔をおいて設
けられた複数の単結晶の素子領域と、該単結晶の素子領
域の側面に設けられた絶縁膜とを有して成る。
た絶縁層と、該絶縁層上に互いに所定の間隔をおいて設
けられた複数の単結晶の素子領域と、該単結晶の素子領
域の側面に設けられた絶縁膜とを有して成る。
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
この実施例は、先ず、第１図（ａ）に示すように、単結
晶シリコン基板１に素子分離用の溝を、リアクティブイ
オンエツチング法等の異方性エツチングによって形成す
る。
晶シリコン基板１に素子分離用の溝を、リアクティブイ
オンエツチング法等の異方性エツチングによって形成す
る。
次に、第１図（ｂ）に示すように、熱酸化等により酸化
膜２を薄く形成し、続いて気相成長等により窒化膜３を
成長して、ネガ型のホトレジスト４をその上に塗布する
。
膜２を薄く形成し、続いて気相成長等により窒化膜３を
成長して、ネガ型のホトレジスト４をその上に塗布する
。
この後、第１図（Ｃ）に示すように、単結晶シリコン基
板１の表面に対し例えば約４５°の角度から紫外線を照
射して現像する。即ち、この様に単結晶シリコン基板１
の表面に対し斜め上方より紫外線を照射すると、素子領
域表面と溝の上部側面のみのネガ型のホトレジスト４が
感光し、溝の下部側面の溝の底部とのネガ型のホトレジ
スト４は感光せずに現像によって除去されてしまい第１
図（Ｃ）に示すようなパターンが形成される。
板１の表面に対し例えば約４５°の角度から紫外線を照
射して現像する。即ち、この様に単結晶シリコン基板１
の表面に対し斜め上方より紫外線を照射すると、素子領
域表面と溝の上部側面のみのネガ型のホトレジスト４が
感光し、溝の下部側面の溝の底部とのネガ型のホトレジ
スト４は感光せずに現像によって除去されてしまい第１
図（Ｃ）に示すようなパターンが形成される。
そして、次に、第１図（ｄ）に示すように、プラズマエ
ツチング等により、ネガ型のホトレジストで覆われてな
い溝の下部側面と溝の底面との窒化［３をエツチング除
去して、更にネガ型のホトレジスト４も除去する。
ツチング等により、ネガ型のホトレジストで覆われてな
い溝の下部側面と溝の底面との窒化［３をエツチング除
去して、更にネガ型のホトレジスト４も除去する。
次に、第１図（ｅ）に示すように、窒化膜３をマスクに
溝の下部側面及び底面を加圧酸化法等を用いて、素子領
域１′の下部に、溝の下部側面の酸化膜が両側から互い
にぶつかるまで、選択酸化を行ない酸化膜２′を形成す
る。
溝の下部側面及び底面を加圧酸化法等を用いて、素子領
域１′の下部に、溝の下部側面の酸化膜が両側から互い
にぶつかるまで、選択酸化を行ない酸化膜２′を形成す
る。
更に、第１図＜ｒ＞に示すように、マスクとして用いた
窒化膜３を除去した後、気相成長により多結晶シリコン
を素子間の溝に充填し、その後エッチバック法等により
表面を平坦化すれば多結晶シリコン５を有する絶縁分離
領域ができる。
窒化膜３を除去した後、気相成長により多結晶シリコン
を素子間の溝に充填し、その後エッチバック法等により
表面を平坦化すれば多結晶シリコン５を有する絶縁分離
領域ができる。
ここで、この実施例では単結晶シリコン基板として、単
一導電型の単結晶シリコン基板を用いたが埋込層やエピ
タキシャル層３用いる単結晶シリコン基板を用いても良
い、ことは明白である。
一導電型の単結晶シリコン基板を用いたが埋込層やエピ
タキシャル層３用いる単結晶シリコン基板を用いても良
い、ことは明白である。
又、渦の底部も溝下部側面と同時に選択酸化しているが
、溝底部にマスクを形成して溝下部側面のみを選択酸化
しても良い。
、溝底部にマスクを形成して溝下部側面のみを選択酸化
しても良い。
更に又、渦に多結晶シリコンを充填して誘電絶縁分離を
したが、充填物はシリコンに限らず、シリコン酸化物で
も、シリコン窒化物でも、多結晶シリコンを酸化した酸
化物でも良い。
したが、充填物はシリコンに限らず、シリコン酸化物で
も、シリコン窒化物でも、多結晶シリコンを酸化した酸
化物でも良い。
又、ネガ型のホトレジストに斜めから紫外線を照射する
角度は特に４５°限る必要はなく、溝の側面のネガ型の
ホトレジストのパターン形成に最適な角度を選択すれば
良い。
角度は特に４５°限る必要はなく、溝の側面のネガ型の
ホトレジストのパターン形成に最適な角度を選択すれば
良い。
１発明の効果〕
以上説明したように本発明は、渦の側面を選択酸化する
ことにより、容易に素子の完全な絶縁分離を達成するこ
とができるので、素子間を分離するためのＰＮ接合によ
る寄生容量が無く大量生産に向いた半導体装置を提供で
きるという効果がある。
ことにより、容易に素子の完全な絶縁分離を達成するこ
とができるので、素子間を分離するためのＰＮ接合によ
る寄生容量が無く大量生産に向いた半導体装置を提供で
きるという効果がある。
更に、本発明は、溝の側面を選択酸化することからもわ
かるように、素子領域が小さいほど、つまり素子が微細
化されるほど製造が容易となるという効果もある。
かるように、素子領域が小さいほど、つまり素子が微細
化されるほど製造が容易となるという効果もある。
第１図（ａ）〜（「）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・単結晶シリコン基板、１“・・・素子領域、２
．２′・・・酸化膜、３・・・窒化膜、４・・・ホトレ
ジスト、５・・・多結晶シリコン。 代理人 弁理士 内 原 井ニ （１２，ン （ｄ）
（ｂン （ｅン躬
１ 図
めの工程順に示した半導体チップの断面図である。 １・・・単結晶シリコン基板、１“・・・素子領域、２
．２′・・・酸化膜、３・・・窒化膜、４・・・ホトレ
ジスト、５・・・多結晶シリコン。 代理人 弁理士 内 原 井ニ （１２，ン （ｄ）
（ｂン （ｅン躬
１ 図
Claims (1)
- 単結晶半導体基板上に設けられた絶縁層と、該絶縁層上
に互いに所定の間隔をおいて設けられた複数の単結晶の
素子領域と、該単結晶の素子領域の側面に設けられた絶
縁膜とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11946386A JPS62274740A (ja) | 1986-05-23 | 1986-05-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11946386A JPS62274740A (ja) | 1986-05-23 | 1986-05-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62274740A true JPS62274740A (ja) | 1987-11-28 |
Family
ID=14761970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11946386A Pending JPS62274740A (ja) | 1986-05-23 | 1986-05-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62274740A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57154856A (en) * | 1981-03-19 | 1982-09-24 | Toshiba Corp | Semiconductor device |
| JPS6068628A (ja) * | 1983-09-26 | 1985-04-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1986
- 1986-05-23 JP JP11946386A patent/JPS62274740A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57154856A (en) * | 1981-03-19 | 1982-09-24 | Toshiba Corp | Semiconductor device |
| JPS6068628A (ja) * | 1983-09-26 | 1985-04-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1249074A (en) | Submerged wall isolation of silicon islands | |
| CA1159966A (en) | Process of forming recessed dielectric regions in a monocrystalline silicon substrate | |
| EP0036111B1 (en) | Method for making fine deep dielectric isolation | |
| US20010042871A1 (en) | Silicon-on-insulator islands | |
| US5264395A (en) | Thin SOI layer for fully depleted field effect transistors | |
| JPH0548617B2 (ja) | ||
| JPH0648707B2 (ja) | 半導体構造及びその製造方法 | |
| JPS58210634A (ja) | 半導体装置の製造方法 | |
| US5565376A (en) | Device isolation technology by liquid phase deposition | |
| US5453395A (en) | Isolation technology using liquid phase deposition | |
| US5371036A (en) | Locos technology with narrow silicon trench | |
| KR19980063317A (ko) | 반도체장치의 소자분리방법 | |
| EP0488344A2 (en) | SOI wafer fabrication by selective epitaxial growth | |
| US4775644A (en) | Zero bird-beak oxide isolation scheme for integrated circuits | |
| US5851901A (en) | Method of manufacturing an isolation region of a semiconductor device with advanced planarization | |
| JPS62274740A (ja) | 半導体装置 | |
| JPH04280451A (ja) | 半導体素子分離領域の製造方法 | |
| KR19990015463A (ko) | 반도체 장치의 트렌치 소자 분리 방법 | |
| JPH0396249A (ja) | 半導体装置の製造方法 | |
| JPS58200554A (ja) | 半導体装置の製造方法 | |
| JPS60121737A (ja) | 半導体装置の素子分離方法 | |
| JP3321527B2 (ja) | 半導体装置の製造方法 | |
| JPH0422021B2 (ja) | ||
| EP1193752A1 (en) | Method to form a localized silicon-on-insulator structure | |
| JPH01143231A (ja) | 半導体装置の製造方法 |