JPS6068628A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS6068628A
JPS6068628A JP58177338A JP17733883A JPS6068628A JP S6068628 A JPS6068628 A JP S6068628A JP 58177338 A JP58177338 A JP 58177338A JP 17733883 A JP17733883 A JP 17733883A JP S6068628 A JPS6068628 A JP S6068628A
Authority
JP
Japan
Prior art keywords
active region
film
type
region
oxidation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58177338A
Other languages
English (en)
Inventor
Mitsuko Akiyama
秋山　充子
Kenji Kawakita
川北　憲司
Hiroyuki Sakai
坂井　弘之
Toyoki Takemoto
竹本　豊樹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP58177338A priority Critical patent/JPS6068628A/ja
Publication of JPS6068628A publication Critical patent/JPS6068628A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/061—Manufacture or treatment using SOI processes together with lateral isolation, e.g. combinations of SOI and shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]

Landscapes

  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、高密度、高速性を備えてなる半導体集積回路
装置に関する。
従来例の構成とその問題点 第１図に従来例の１つとしてＮ型シリコン基板に形成さ
れた０ＭＯ３）ランジスタの構造を示す。
図中１はＮ型基体、２はＰウェノペ３及び４はソースと
ドレイン、５はＮチャンネル部のチャンネルストッパー
、６はＰチャンネル部のチャンネルストッパー、７はフ
１−ルド酸化膜、８はポリシリコンである。
この構造ではＰチャンネルＭＯ３を形成するためにＮ型
シリコン基体１にＰウェル２を拡散する必要があり、ま
たＮチャンネル及びＰチャンネルＭ　ＯＳ　１．ランジ
スタのまわりには、それぞれ異なるＰ　領域３及びＮ　
領域４のチャンネルストッパーが存在するため位置合わ
せ余裕が必要で高集積比の妨げとなる０またフィールド
酸化膜７の下にシリコン領域が存在するため配線容量も
大きい。
さらにソース・ドレインの接合容量も大きい。
これらの寄生容量は高速化と低消費箪カ化を妨げるもの
である。また寄生トランジスタによるラッチアップが生
じゃすく高信頼性の妨げとなる。
これらの欠点を補う従来例として、ザンアイアなどの単
結晶絶縁物基体」二にシリコンを気相成長させる方法が
あげられる。
通常Ｓ　ＯＳ　（Ｓｉｌｉｃｏｎ　Ｏｎ　５ａｐｈｉｒ
ｅ）と呼ばれるがこの方法によるＣ　Ｍ　ＯＳ　４１′
１造を第２図に示す。
９けザファイア基体、１０は絶縁膜で例えば酸化シリコ
ンである。またＡはＰ型島領域に形成したＮチャンネル
Ｍｏｓ、Ｂ１７ｉＮ型島領域に形成しｋＰｆヤンネルＭ
Ｏ３を示す。この」二うなｓｏｓによる構造においては
、島領域は完全に絶縁物で分離されているので寄生容量
が少なく、捷だ寄生トランジスタ効果がないので、完全
にラッチアップ現象が防止でき高信頼性が得られる。
さらに該構造ではチャンネルストッパーを必要としない
ため、集積度が向上する。
しかしながら次にあげる欠点のために現在まで広く使用
されるに至っていない。
１、基体として単結晶のザファイアを使用しているため
に高価である。
２、素子プロセスの高温処理の際に、ザファイア基体か
らアルミナ（Ａｌ２Ｏ３）がシリコン層に拡散し、これ
がリークの原因となる。
３、シリコンの結晶性が悪い。
発明の目的 本発明は真性の活性領域の側面はかりでなく、底面にも
絶縁膜を形成し、該真性活性領域が別個のＮ型領域及び
Ｐ型領域を有する半導体装置の製造方法を提供するもの
である。
発明の構成 本発明の半導体装置は、半導体基体に形成した開口部に
選択的に耐酸化性被膜を形成し、その被膜をマスクとし
て半導体基体を酸化し、底面及び側面が酸化膜で包囲さ
れた活イｑ、、領域を形成し、この活性領域に不純物拡
散を行うことによりＮ型領域及びＰ型領域を別個に形成
するものである。
実施例の説明 第３図は本発明の一実施例を示す工程断面図である。
第３図（１Ｌ）において、１９は真性のシリコン基体、
２０は熱酸化膜、２１は耐酸化性被膜たとえばシリコン
窒化膜（Ｓｉ３Ｎ４膜）を示し、分離領域になる部分の
みを選択的に開口し、そこから基体をエツチング除去し
である。エツチングは異方性の強いドライエッチ法たと
えば反応性イオンエッチ（Ｒ・　１．　Ｅ）を使って垂
直に行ない開１１部２２を形成する。
次に（ｂ）に示すように、シリコン窒化膜２１をマスク
として熱酸化を行ない酸化膜２５を形成する。
その後全面にシリコン窒化膜２４１　２５１　２６を減
圧ＣＶＤ法で形成する。ここで２４は開口部２２の側面
、２５はシリコン窒化膜２１上に、２６は開口部２２底
面に形成されたシリコン窒化膜である。尚、減圧ＧＶＤ
法でのシリコン窒化膜の生成は開口部２２の側面へシリ
コン窒化膜を均質に付着させるためである。
その後、活性イオンエツチング法で異方性の強いエツチ
ングを行なうと開口部２２の側壁部のシリコン窒化膜２
４のみを残して、シリコン窒化膜２５．２６が除去され
る（第３図（Ｃ））。
この後、開口部２２の底面部の酸化膜２７を除去して、
基体１９を等方向なエツチングたとえば湿式のエツチン
グを行ない、開口部２８を形成する（第３図（ｄ））。
そして、場合によってシリコン窒化膜を開「」部２８の
側面に異方性の強い付着法／ことえはスパッタ法あるい
はプラズマ法を使い形成する。
その後、高圧酸化法で約７気圧の圧力下で酸化すると、
被酸化領域はシリコン窒化膜２４で覆われ−こいない部
分であるから、開口部２８の側面２９の方向に酸化が進
み、同時に膨張した酸化膜は開口部２２を埋めるべく上
部に伸びるように形成され、結果として分離された真性
活性領域３０の底面及び側面に酸化膜３１が形成される
。（第３図（ｅ））。尚、最適な条件と活性領域間の距
離を狭くすることにより、横に伸びた酸化膜３１同志は
活性領域下部で接続している。
次に、湿式のエツチングによりシリコン窒化膜２４、酸
化膜２了を除去し、たとえばＮ領域にする活性領域Ａを
除いてレジスト３２で覆いＮ型不純物を拡散することに
よりＮ型の活性領域３０Ａを形成する（第３図（ｆ））
。
レジスト３２を除去し、新たにたとえばＰ領域にする活
性領域３０Ｂを除いてレジストで覆い、Ｐ型不純物を拡
散し、活性領域３ｏをＰＬ（ν活性領域３０Ｂにする。
以後従来の方法で、Ｎ型活性領域３　ＯＡ　Ｋ　Ｐ型不
純物拡散３３．３４ｉ行ないＰチャンネルＭＯ８を形成
し、Ｐ型活性領域３０Ｂ［Ｎ型不純物拡散３５．３６を
行ないＮチャンネルＭ　ＯＳを形成スルコトにより０Ｍ
Ｏ８構造を得ることができる（第３図（ｇ））。
以上本実施例では、０ＭＯ８構造に適用できる活性領域
について示しているが、他に活性領域が真性であるため
に、別個にＮ領域の島とＰ領域の島をつくることができ
ることを利用して、バイポーラ型ＮＰＮトランジスタと
ＰＮＰ）ランジスタを別個に形成すること等が可能であ
る。
発明の効果 本発明によると、通常集積回路において多用されている
方法のみを用いて実施できるために、真性活性領域の側
面ばかりでなく底面にも絶縁膜を形成して、該真性活性
領域が別個のＮ型領域及びＰ型頭域を有する半導体装置
を安価に製造することができる。捷だ活性領域の結晶性
が良いため、リーク等の少ない半導体装置を得ることが
できる０
【図面の簡単な説明】
第１図はシリコン基体に形成された０ＭＯ３の構造断面
図、第２図はＳＯＳ法によって形成された０ＭＯ８の構
造断面図、第３図乙〜ｇは本発明の一実施例に基づ（０
ＭＯ８製造プロセスの流れを示す工程断面図である。 １９・・・・・・真性シリコン基板、２０・・・・・・
熱酸化膜、２１．２４・・・・・・シリコン窒化膜、２
２．２８・・・・・９　′ 開口部、３１・・・・・・分離酸化膜、３ｏＡ・・・・
・Ｎ型活性領域、３０Ｅ・・・・・・Ｐ型活性領域。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 第３図 第３図 第３図

Claims (1)

    【特許請求の範囲】
  1. 半導体基体上に形成された第１の制酸化性被膜をマスク
    として前記半導体基体に第１の開］コ部を形成する工程
    と、第２の耐酸化性被膜を前記半導体基体上に形成する
    工程と、異方性エツチングにより前記第１の開口部側面
    に前記第２の耐酸化性被膜を残存させる工程と、前記第
    １の開口部底部から前記半導体基体をエツチングし第２
    の開口部を形成する工程と、前記半導体基体表面から異
    方的に第３の制酸化性被膜を付着させ、前記第２の開口
    部の底部に前記第３の耐酸化性被膜を形成する工程と、
    前記第１．第２．第３の面ｊ酸比性被膜をマスクとして
    酸化性雰囲気で前記半導体基体を熱処理して、前記第１
    ．第２の開口部に酸化膜を形成する工程と、前記半導体
    基体よりなる第１の島領域にＮ型不純物を導入しＮ型島
    領域を形成する工程と、前記半導体基体よシなる第２の
    島領域にＰ型不純物を導入しＰ型島領域を形成する工程
    とを含むと七を特徴とする半導体装置の製造方法。
JP58177338A 1983-09-26 1983-09-26 半導体装置の製造方法 Pending JPS6068628A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58177338A JPS6068628A (ja) 1983-09-26 1983-09-26 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58177338A JPS6068628A (ja) 1983-09-26 1983-09-26 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS6068628A true JPS6068628A (ja) 1985-04-19

Family

ID=16029219

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58177338A Pending JPS6068628A (ja) 1983-09-26 1983-09-26 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS6068628A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6213047A (ja) * 1985-07-10 1987-01-21 Matsushita Electronics Corp 半導体装置の製造方法
JPS62274740A (ja) * 1986-05-23 1987-11-28 Nec Corp 半導体装置
JPH1027894A (ja) * 1995-12-30 1998-01-27 Hyundai Electron Ind Co Ltd Ｓｏｉ基板及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6213047A (ja) * 1985-07-10 1987-01-21 Matsushita Electronics Corp 半導体装置の製造方法
JPS62274740A (ja) * 1986-05-23 1987-11-28 Nec Corp 半導体装置
JPH1027894A (ja) * 1995-12-30 1998-01-27 Hyundai Electron Ind Co Ltd Ｓｏｉ基板及びその製造方法
US5907783A (en) * 1995-12-30 1999-05-25 Hyundai Electronics Industries Co., Ltd. Method of fabricating silicon-on-insulator substrate

Similar Documents

Publication Publication Date Title
US4546538A (en) Method of manufacturing semiconductor integrated circuit devices having dielectric isolation regions
US20030013323A1 (en) Method of selective removal of SiGe alloys
US4900689A (en) Method of fabrication of isolated islands for complementary bipolar devices
US5185286A (en) Process for producing laminated semiconductor substrate
US4047284A (en) Self-aligned CMOS process for bulk silicon and insulating substrate device
GB1260977A (en) Improvements in semiconductor devices
GB2148593A (en) Process for manufacturing the isolating regions of a semiconductor integrated circuit device
US4043025A (en) Self-aligned CMOS process for bulk silicon and insulating substrate device
JPH07120705B2 (ja) 素子間分離領域を有する半導体装置の製造方法
US3783048A (en) High frequency transistor fabrication
JPS60136330A (ja) 相補型金属絶縁物半導体装置の製法
JPS61137341A (ja) 半導体装置の製造方法
JP2763105B2 (ja) 半導体装置の製造方法
JPH0945913A (ja) 半導体集積回路及びその製造方法
JPS60128633A (ja) 半導体装置ならびにその製造方法
JPS60126846A (ja) 半導体装置およびその製造方法
JPS60211958A (ja) 半導体装置
JPS595645A (ja) 半導体装置の製造方法
JPH0514430B2 (ja)
JPS63245939A (ja) 半導体装置
JPS6312380B2 (ja)
JPH0358179B2 (ja)
JPS6238857B2 (ja)
JPS60263454A (ja) 半導体装置の製造方法
JPS59181552A (ja) 半導体装置の製法