JPS62274925A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
- Publication number
- JPS62274925A JPS62274925A JP61119459A JP11945986A JPS62274925A JP S62274925 A JPS62274925 A JP S62274925A JP 61119459 A JP61119459 A JP 61119459A JP 11945986 A JP11945986 A JP 11945986A JP S62274925 A JPS62274925 A JP S62274925A
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- JP
- Japan
- Prior art keywords
- circuit
- channel
- current
- threshold voltage
- trs
- Prior art date
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- Pending
Links
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明はＣＭＯＳ論理回路に関し、特に多入力のＣＭＯ
Ｓ論理回路に関する。
Ｓ論理回路に関する。
従来、ＣＭＯ３で構成された多入力論理回路は、Ｐチャ
ネルＩ・ランジスタとＮチャネル１〜ランジスタを並列
または直列に接続することにより構成される。
ネルＩ・ランジスタとＮチャネル１〜ランジスタを並列
または直列に接続することにより構成される。
第４図は従来の２人力ＮＯＲ回路の一例の回路図である
。
。
この２人力ＮＯＲ回路は直列接続されたＰチャネル１〜
ランジスタ１，２と並列接続されたＮチャネル１〜ラン
ジスタ３，４によって構成され、二つの入力ＡとＢの論
理和否定が出力される。
ランジスタ１，２と並列接続されたＮチャネル１〜ラン
ジスタ３，４によって構成され、二つの入力ＡとＢの論
理和否定が出力される。
ｒ発明が解決しようとする問題点〕
」二連した従来の論理回路では、入力Ａが変化する場合
の論理しきい値電圧、入力Ｂが変化する場合の論理しき
い値電圧、また二つの入力ＡとＢが共に変化する場合の
論理しきい値電圧が異なる。
の論理しきい値電圧、入力Ｂが変化する場合の論理しき
い値電圧、また二つの入力ＡとＢが共に変化する場合の
論理しきい値電圧が異なる。
１入力の場合と２人力の場合の論理しきい値電圧の変動
が大きく特に、多入力論理回路の場合には雑音余裕が減
少する欠点があった。
が大きく特に、多入力論理回路の場合には雑音余裕が減
少する欠点があった。
本発明の目的は、入力数の変化に起因する論理しきい値
電圧の変動を小さくしたＣＭＯ３論理回路を提供するこ
とにある。
電圧の変動を小さくしたＣＭＯ３論理回路を提供するこ
とにある。
本発明のＣＭＯ３論理回路は、信号入力数に対応する数
のＰ（またはＮ）チャネルＭｏ５ｔ〜ランジスタか並列
接続されて成る１〜ランジスタ群と、該トランジスタ群
に直列接続された電流制限回路とを有している。
のＰ（またはＮ）チャネルＭｏ５ｔ〜ランジスタか並列
接続されて成る１〜ランジスタ群と、該トランジスタ群
に直列接続された電流制限回路とを有している。
［一実施例Ｊ
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の回路図である。
この第１の実施例は２人力ＮＯＲ回路の例であ一］で、
二、つの信号入力Ａ、Ｂに対応して並列接続されたニ一
つのＮヂャネルＭＯ３Ｉ〜ランジスタ３゜４かあり、こ
れに直列接続されたＰチャネルＭＯ８ｌ−ランジスタ１
，２が接続している。このように接続して成る１〜ラン
ジスタ群に電流制限回路としてＮチャネルＭＯ８）ラン
ジスタ５を接続する。
二、つの信号入力Ａ、Ｂに対応して並列接続されたニ一
つのＮヂャネルＭＯ３Ｉ〜ランジスタ３゜４かあり、こ
れに直列接続されたＰチャネルＭＯ８ｌ−ランジスタ１
，２が接続している。このように接続して成る１〜ラン
ジスタ群に電流制限回路としてＮチャネルＭＯ８）ラン
ジスタ５を接続する。
第１１図に示した従来のＮ ＯＲ，回路の場合には、１
人力の変化と２人力の変化の場合で、ＮチャネルＭｏ８
ｔ〜ランジスタ３，４の能力が実効的に２倍になるため
論理しきい値電圧の変化が大きい。
人力の変化と２人力の変化の場合で、ＮチャネルＭｏ８
ｔ〜ランジスタ３，４の能力が実効的に２倍になるため
論理しきい値電圧の変化が大きい。
これに対し、本発明による電流制限回路としてＮチャネ
ルＭ ＯＳ トランジスタ５をイて１加すると、Ｎチャ
ネルＭｏ８ｔ〜ランジスタ５が電流を制限する働きをす
るのでＮチャネルＭ ＯＳ トランジスタ３．４の能力
の変化は２倍以１′：に抑えられ、従って論理しきい値
電圧の変動が小さくなるという効果が得られる。
ルＭ ＯＳ トランジスタ５をイて１加すると、Ｎチャ
ネルＭｏ８ｔ〜ランジスタ５が電流を制限する働きをす
るのでＮチャネルＭ ＯＳ トランジスタ３．４の能力
の変化は２倍以１′：に抑えられ、従って論理しきい値
電圧の変動が小さくなるという効果が得られる。
第２図は本発明の第２の実施例の回路図である。
第２の実施例は、電流制限回路として抵抗Ｒを接続した
ものである。その他は第１の実施例と同じであり、作用
、効果も同しである。
ものである。その他は第１の実施例と同じであり、作用
、効果も同しである。
第３図は本発明の第３の実施例の回路図である。
第３の実施例はＮＡＮＤＡＮＤ回路明を適用したもので
ある。信号入力Ａ、Ｂに対応して並列された二つのＰチ
ャネルＭＯ８Ｉ−ランジスタ１，２があり、これに直列
接続されたＮチャネルＭＯ３トランジスタ３，４が接続
している。この実施例では電流制限回路として抵抗Ｒが
用いられている。
ある。信号入力Ａ、Ｂに対応して並列された二つのＰチ
ャネルＭＯ８Ｉ−ランジスタ１，２があり、これに直列
接続されたＮチャネルＭＯ３トランジスタ３，４が接続
している。この実施例では電流制限回路として抵抗Ｒが
用いられている。
」１記実施例では、２人力Ｎ ＯＲ，回路、２人力ＮＡ
ＮＤ回路について説明したが、これに制限されず、人力
数は３以」−であっても本発明は同様に適用される。ま
た、本発明はＮＯＲ回路、ＮＡＮＤ回路以外の論理回路
、例えばＯＲ回路、ＡＮＤ回路等にも同様に適用できる
ものである。
ＮＤ回路について説明したが、これに制限されず、人力
数は３以」−であっても本発明は同様に適用される。ま
た、本発明はＮＯＲ回路、ＮＡＮＤ回路以外の論理回路
、例えばＯＲ回路、ＡＮＤ回路等にも同様に適用できる
ものである。
以−１−説明したように、本発明は、電流制限回路を設
けれことにより、電流を制限するようにしなので論理し
きい値電圧の変動を小さくする効果がある。
けれことにより、電流を制限するようにしなので論理し
きい値電圧の変動を小さくする効果がある。
第１図は本発明の第１の実施例を示す回路図。
第２図は本発明の第２の実施例を示す回路図、第３図は
本発明の第３の実施例を示す回路図、第４国は従来の２
人力ＮＯＲ回路の一例を示す回路図である。 １．２ ・Ｐチャネル１〜ランジスタ、３，４・・・Ｎ
チャイ・ルＩ〜ランジスタ、５・・本発明に係るＮチャ
イ、ルＩ〜ランジスタ、Ｒ・・・抵抗。
本発明の第３の実施例を示す回路図、第４国は従来の２
人力ＮＯＲ回路の一例を示す回路図である。 １．２ ・Ｐチャネル１〜ランジスタ、３，４・・・Ｎ
チャイ・ルＩ〜ランジスタ、５・・本発明に係るＮチャ
イ、ルＩ〜ランジスタ、Ｒ・・・抵抗。
Claims (1)
- 信号入力数に対応する数のＰ（またはＮ）チャネルＭＯ
Ｓトランジスタが並列接続されて成るトランジスタ群と
、該トランジスタ群に直列接続された電流制限回路とを
有することを特徴とするＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119459A JPS62274925A (ja) | 1986-05-23 | 1986-05-23 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119459A JPS62274925A (ja) | 1986-05-23 | 1986-05-23 | Ｃｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62274925A true JPS62274925A (ja) | 1987-11-28 |
Family
ID=14761886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61119459A Pending JPS62274925A (ja) | 1986-05-23 | 1986-05-23 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62274925A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03159315A (ja) * | 1989-11-16 | 1991-07-09 | Matsushita Electric Ind Co Ltd | 多入力論理回路 |
| DE19933800C1 (de) * | 1999-07-19 | 2000-11-16 | Siemens Ag | Integrierte Halbleiterschaltung |
-
1986
- 1986-05-23 JP JP61119459A patent/JPS62274925A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03159315A (ja) * | 1989-11-16 | 1991-07-09 | Matsushita Electric Ind Co Ltd | 多入力論理回路 |
| DE19933800C1 (de) * | 1999-07-19 | 2000-11-16 | Siemens Ag | Integrierte Halbleiterschaltung |
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