JPS62276836A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62276836A JPS62276836A JP61119082A JP11908286A JPS62276836A JP S62276836 A JPS62276836 A JP S62276836A JP 61119082 A JP61119082 A JP 61119082A JP 11908286 A JP11908286 A JP 11908286A JP S62276836 A JPS62276836 A JP S62276836A
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- JP
- Japan
- Prior art keywords
- semiconductor element
- insulating substrate
- element mounting
- semiconductor
- mounting component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
（産業上の利用分野）
この発明は、プリント配線板などの、導電性配線パター
ンが形成された絶縁性基板に、半導体素子を直接実装し
てなるチップ・オン・ボード型の半導体装置に関するも
のである。
ンが形成された絶縁性基板に、半導体素子を直接実装し
てなるチップ・オン・ボード型の半導体装置に関するも
のである。
（従来の技術）
従来、半導体素子をプリント配線板などの絶縁性基板に
直接実装してなるチップ・オン・ボード型半導体装置は
、その構造上の利点（小型、軽量）により、特に実装密
度の向上が要求される各種電子機器に好んで用いられて
いる。
直接実装してなるチップ・オン・ボード型半導体装置は
、その構造上の利点（小型、軽量）により、特に実装密
度の向上が要求される各種電子機器に好んで用いられて
いる。
第２図は、そのチップ・オン・ボード型半導体装置の従
来の一構成例を示す断面図である。図において、半導体
素子１は、絶縁性基板２の表面に、接着剤３を用いて接
着固定され、その後、絶縁性基板２の表面に形成された
パターン４にワイヤー５を用いて配線接続される。次い
で素子部と配線部は樹脂６で封止されるものであり、こ
の樹脂６は、周囲の枠７により、流れ出るのが防止され
ている。
来の一構成例を示す断面図である。図において、半導体
素子１は、絶縁性基板２の表面に、接着剤３を用いて接
着固定され、その後、絶縁性基板２の表面に形成された
パターン４にワイヤー５を用いて配線接続される。次い
で素子部と配線部は樹脂６で封止されるものであり、こ
の樹脂６は、周囲の枠７により、流れ出るのが防止され
ている。
（発明が解決しようとする問題点）
しかしながら、上記構成の従来装置では、発熱の大きい
半導体素子１例えばバイポーラＩＣあるいは２５６ Ｋ
Ｄ ＲＡＭのごときＮ−ＭＯＳの高集積ＬＳＩを搭載す
る場合、熱放散性が悪いという問題点があった。また、
裏面にパックバイアス電圧の印加を必要とする素子１
（Ｎ−ＭＯＳなど）を搭載する場合には、絶縁性基板２
の表面に接続用のパターンを形成し、素子１の裏面とパ
ターンを導電性のある方法で接続する必要があり、しか
も、この接続には、絶縁性基板２を高温にできない点を
考えれば、高温の必要な共晶などのメタリックな接続が
できないため導電性樹脂を用いることになり、そのため
、接触抵抗が増大するなどの問題点があった。
半導体素子１例えばバイポーラＩＣあるいは２５６ Ｋ
Ｄ ＲＡＭのごときＮ−ＭＯＳの高集積ＬＳＩを搭載す
る場合、熱放散性が悪いという問題点があった。また、
裏面にパックバイアス電圧の印加を必要とする素子１
（Ｎ−ＭＯＳなど）を搭載する場合には、絶縁性基板２
の表面に接続用のパターンを形成し、素子１の裏面とパ
ターンを導電性のある方法で接続する必要があり、しか
も、この接続には、絶縁性基板２を高温にできない点を
考えれば、高温の必要な共晶などのメタリックな接続が
できないため導電性樹脂を用いることになり、そのため
、接触抵抗が増大するなどの問題点があった。
この発明は、以上述べた熱放散性と素子裏面の接続の問
題点を除去し、電気的特性の優れたチップ・オン・ボー
ド型の半導体装置を提供することを目的とする。
題点を除去し、電気的特性の優れたチップ・オン・ボー
ド型の半導体装置を提供することを目的とする。
（問題点を解決するための手段）
この発明では、半導体素子を収容するように形成された
素子搭載用部品内に半導体素子が搭載され、その素子搭
載用部品が絶縁性基板に形成された貫通孔に嵌着される
。
素子搭載用部品内に半導体素子が搭載され、その素子搭
載用部品が絶縁性基板に形成された貫通孔に嵌着される
。
（作 用）
このような構成によれば、素子搭載用部品を高温に耐え
得る素材で形成しておけば、該素子搭載用部品が絶縁性
基板の貫通孔に嵌着される前に、該素子搭載用部品内に
共晶で半導体素子を接続（搭載）することができる。ま
た、半導体素子の裏面は、素子搭載用部品を通して絶縁
性基板の表面に電気的に引出されるようになり、さらに
、素子搭載用部品の底部は、絶縁性基板の裏面に露出す
ることとなる。また、半導体素子は、樹脂封止前であれ
ば、素子搭載用部品ごと絶縁性基板の貫通孔から外して
交換できる。
得る素材で形成しておけば、該素子搭載用部品が絶縁性
基板の貫通孔に嵌着される前に、該素子搭載用部品内に
共晶で半導体素子を接続（搭載）することができる。ま
た、半導体素子の裏面は、素子搭載用部品を通して絶縁
性基板の表面に電気的に引出されるようになり、さらに
、素子搭載用部品の底部は、絶縁性基板の裏面に露出す
ることとなる。また、半導体素子は、樹脂封止前であれ
ば、素子搭載用部品ごと絶縁性基板の貫通孔から外して
交換できる。
（実施例）
以下この発明の一実施例を図面を参照して説明する。第
１図はこの発明の一実施例を示し、（ａ）は一部を取出
して示す側断面図、（ｂ）は全体の側断面図、（ｃ）は
バックバイアス電圧印加の配線法（素子裏面配線）を説
明するための側断面図である。
１図はこの発明の一実施例を示し、（ａ）は一部を取出
して示す側断面図、（ｂ）は全体の側断面図、（ｃ）は
バックバイアス電圧印加の配線法（素子裏面配線）を説
明するための側断面図である。
これらの図において、１１は素子搭載用部品で、上面が
開口された箱型に形成されており、上端には７ランジｌ
ｌａを有する。また、この素子搭載用部品１１は、後述
する半導体素子の接続固定に共晶を用いる場合は、高温
（４００〜４５０℃）に耐え得る素材（例えば４２アロ
イなどの金駕質）で形成される。このような素子搭載用
部品１１内には、該部品１１の底部上に共晶などの手段
で接続固定して半導体素子１２が搭載される。
開口された箱型に形成されており、上端には７ランジｌ
ｌａを有する。また、この素子搭載用部品１１は、後述
する半導体素子の接続固定に共晶を用いる場合は、高温
（４００〜４５０℃）に耐え得る素材（例えば４２アロ
イなどの金駕質）で形成される。このような素子搭載用
部品１１内には、該部品１１の底部上に共晶などの手段
で接続固定して半導体素子１２が搭載される。
１３は絶縁性基板で、主表面上には導電性配線パターン
１４が形成される。また、この絶縁性基板１３の所定位
置には貫通孔１５が形成されるものであり、この貫通孔
１５には前記半導体素子１２を搭載した素子搭載用部品
１１が嵌着される。この際、固定強度に不安のある場合
は、エポキシ樹脂などで素子搭載用部品１１を貫通孔１
５内に接着固定してもよい。そして、この嵌着後、素子
搭載用部品１１内の半導体素子１２の表面の電極は、ワ
イヤー１６（金属細線）を用いて前記絶縁性基板１３上
の配線パターン１４に配線されている。
１４が形成される。また、この絶縁性基板１３の所定位
置には貫通孔１５が形成されるものであり、この貫通孔
１５には前記半導体素子１２を搭載した素子搭載用部品
１１が嵌着される。この際、固定強度に不安のある場合
は、エポキシ樹脂などで素子搭載用部品１１を貫通孔１
５内に接着固定してもよい。そして、この嵌着後、素子
搭載用部品１１内の半導体素子１２の表面の電極は、ワ
イヤー１６（金属細線）を用いて前記絶縁性基板１３上
の配線パターン１４に配線されている。
この時、同時に、半導体素子１２の裏面にパックバイア
ス電圧（ＶＢＢ 、 ＶＤＤ 、ＧＮＤ ナト） 全印
加するための配線を行う時は、第１図（ｃ）に示すよう
に、素子搭載用部品１１のフランツｌｌａと絶縁性基板
１３上の配線パターン１４とをワイヤー１６ａで接続す
る。すなわち、半導体素子１２の裏面は、例えば共晶接
続部および素子搭載用部品１１（この時、部品１１は金
属など導電体で形成されていることが必、要である）を
通して、該部品１１の基板１３表面に位置する７ランノ
ｌｌａに電気的に引出されている。したがって、このフ
ランジｌｌａと配線パターン１４をワイヤー１６ａで接
続することにより、素子搭載用部品１１を利用してパッ
クバイアス電圧を素子１２裏面に印加できるのである。
ス電圧（ＶＢＢ 、 ＶＤＤ 、ＧＮＤ ナト） 全印
加するための配線を行う時は、第１図（ｃ）に示すよう
に、素子搭載用部品１１のフランツｌｌａと絶縁性基板
１３上の配線パターン１４とをワイヤー１６ａで接続す
る。すなわち、半導体素子１２の裏面は、例えば共晶接
続部および素子搭載用部品１１（この時、部品１１は金
属など導電体で形成されていることが必、要である）を
通して、該部品１１の基板１３表面に位置する７ランノ
ｌｌａに電気的に引出されている。したがって、このフ
ランジｌｌａと配線パターン１４をワイヤー１６ａで接
続することにより、素子搭載用部品１１を利用してパッ
クバイアス電圧を素子１２裏面に印加できるのである。
そして、このような配線を打った上で、該配線部と半導
体素子部は樹脂１７で封止されており、絶縁性基板１３
上には、その樹脂１７の流れ土用の枠１８が取り付けら
れている。
体素子部は樹脂１７で封止されており、絶縁性基板１３
上には、その樹脂１７の流れ土用の枠１８が取り付けら
れている。
なお、上記一実施例では素子搭載用部品１１が箱型に形
成されているが、フ字型などでもよく、要は、半導体素
子１２を収容できる形状に形成されていればよい。
成されているが、フ字型などでもよく、要は、半導体素
子１２を収容できる形状に形成されていればよい。
（発明の効果〕
以上実施例で詳述したように、この発明では、半導体素
子を収容するように形成された素子搭載用部品内に半導
体素子が搭載され、その素子搭載用部品が絶縁性基板に
形成された貫通孔に嵌着されるものであり、したがって
、素子搭載用部品を高温に耐え得る素材で形成しておけ
ば、該素子搭載用部品が絶縁性基板の貫通孔に嵌着され
る前に、該素子搭載用部品内に共晶で半導体素子を接続
（搭載）することができる。また、半導体素子の裏面は
、素子搭載用部品を通して絶縁性基板の表面に電気的に
引出されるようになり、したがってこの素子搭載用部品
を利用してパックバイアス電圧の印加全容易に行うこと
ができる。この時、上述のように半導体素子と素子搭載
用部品と全共晶で接続しておくことにより、相互の接触
抵抗を減少させることができる。また、半導体素子を搭
載した素子搭載用部品の底部は、絶縁性基板の裏面に露
出することになるので、その露出部から半導体素子の熱
放散を良好に行うことができる。この時、上述のように
半導体素子と素子搭載用部品とを共晶で接続しておけば
、相互の熱伝導性が良好であるから、より良く熱放散を
行うことができる。
子を収容するように形成された素子搭載用部品内に半導
体素子が搭載され、その素子搭載用部品が絶縁性基板に
形成された貫通孔に嵌着されるものであり、したがって
、素子搭載用部品を高温に耐え得る素材で形成しておけ
ば、該素子搭載用部品が絶縁性基板の貫通孔に嵌着され
る前に、該素子搭載用部品内に共晶で半導体素子を接続
（搭載）することができる。また、半導体素子の裏面は
、素子搭載用部品を通して絶縁性基板の表面に電気的に
引出されるようになり、したがってこの素子搭載用部品
を利用してパックバイアス電圧の印加全容易に行うこと
ができる。この時、上述のように半導体素子と素子搭載
用部品と全共晶で接続しておくことにより、相互の接触
抵抗を減少させることができる。また、半導体素子を搭
載した素子搭載用部品の底部は、絶縁性基板の裏面に露
出することになるので、その露出部から半導体素子の熱
放散を良好に行うことができる。この時、上述のように
半導体素子と素子搭載用部品とを共晶で接続しておけば
、相互の熱伝導性が良好であるから、より良く熱放散を
行うことができる。
これらの結果、発熱の大きな半導体素子の搭載が可能と
なる。また、半導体素子は、樹脂封止前であれば、素子
搭載用部品ごと絶縁性基板の貫通孔から外して交換でき
る。したがって、複数個の半導体素子を搭載する場合や
、高価な基板を使用する場合などに非常に有利である。
なる。また、半導体素子は、樹脂封止前であれば、素子
搭載用部品ごと絶縁性基板の貫通孔から外して交換でき
る。したがって、複数個の半導体素子を搭載する場合や
、高価な基板を使用する場合などに非常に有利である。
第１図はこの発明の半導体装置の一実施例を示し、（ａ
）は一部を取出して示す側断面図、ら）は全体の側断面
図、（ｃ）はパックバイアス電圧印加の配線法を説明す
るための側断面図、第２図は従来の半導体装置の側断面
図である。 １１・・・素子搭載用部品、１２・・・半導体素子、１
３・・・絶縁性基板、１４・・・導電性配線パターン、
１５・・・貫通孔、１６・・・ワイヤー、１７・・・樹
脂。 第１図
）は一部を取出して示す側断面図、ら）は全体の側断面
図、（ｃ）はパックバイアス電圧印加の配線法を説明す
るための側断面図、第２図は従来の半導体装置の側断面
図である。 １１・・・素子搭載用部品、１２・・・半導体素子、１
３・・・絶縁性基板、１４・・・導電性配線パターン、
１５・・・貫通孔、１６・・・ワイヤー、１７・・・樹
脂。 第１図
Claims (1)
- 【特許請求の範囲】 （ａ）半導体素子を収容するように形成された素子搭載
用部品内に半導体素子が搭載され、 （ｂ）その素子搭載用部品が絶縁性基板に形成された貫
通孔に嵌着され、 （ｃ）その嵌着された素子搭載用部品内の半導体素子の
表面の電極が絶縁性基板主表面上の導電性配線パターン
に金属細線により配線され、 （ｄ）その配線部と半導体素子部が樹脂で封止されてな
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119082A JPS62276836A (ja) | 1986-05-26 | 1986-05-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119082A JPS62276836A (ja) | 1986-05-26 | 1986-05-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62276836A true JPS62276836A (ja) | 1987-12-01 |
Family
ID=14752433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61119082A Pending JPS62276836A (ja) | 1986-05-26 | 1986-05-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62276836A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02119253A (ja) * | 1988-10-28 | 1990-05-07 | Nec Corp | 混成集積回路装置 |
| US6833520B1 (en) | 2003-06-16 | 2004-12-21 | Agilent Technologies, Inc. | Suspended thin-film resistor |
-
1986
- 1986-05-26 JP JP61119082A patent/JPS62276836A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02119253A (ja) * | 1988-10-28 | 1990-05-07 | Nec Corp | 混成集積回路装置 |
| US6833520B1 (en) | 2003-06-16 | 2004-12-21 | Agilent Technologies, Inc. | Suspended thin-film resistor |
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