JPS6227794A - エレクトロルミネセンスデイスプレイを高コントラストで作動する駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、文字の像を表示する直流エレクトロルミネセ
ンス（ＥＬ）表示パネルを付勢する駆動回路に関する。

特に本発明は、表示文字のコントラストを高め、各文字
の８０列、４０列及びグラフィック表示モードで正しく
整列する駆動回路に関するものである。

（従来の技術） 例えばテレビやコンピュータの表示端末では、陰極線管
（ＣＲＴ）が画像ディスプレイとして長い間使われてき
た。ＣＲＴは電子銃を使って、螢光体の画面を選択的に
走査し付勢する。画面の付勢部分がルミネセンス発光し
て、可視像を与える。

電子銃という比較的大きい装置を収容するため、ＣＲＴ
はかなりの奥行を有する。

ＣＲＴ装置に固有なサイズ上の制約を持たない比較的薄
いディスプレイを与えるために、エレクトロルミネセン
ス表示パネルが開発されてきた。

エレクトロルミネセンス表示パネルでは、選択的に螢光
発光されて像を形成するマトリクス状の螢光体画素（ビ
クセル）を用いる。エレクトロルミネセンスディスプレ
イの螢光体画素は、電気エネルギーを直接印加すること
によって螢光発光される。

エレクトロルミネセンスディスプレイは、マトリクス状
の画素の各列及び各行を形成するように重複して配置さ
れた複数の陽極及び陰極を有する。

エレクトロルミネセンス螢光体が、マトリクス内の電極
の各交差点に隣接して配置される。行と列の電極が同時
に付勢されると、両電極の交差点にある螢光体画素がル
ミネセンス発光せしめられる。

マトリクス内の行電極を順次付勢しながら、対応する列
電極を選択的に付勢することで、像がディスプレイ上に
形成される。

（発明が解決しようとする問題点） ディスプレイの輝度は、付勢される行及び列電極間の電
圧差に依存する。つまり、行及び列電極間の電圧差を増
すことは、付勢画素の輝度を上昇させる上で望ましい。

しかし、追加の輝度を与えるように行及び動電圧を増大
しても、行または列の付勢電圧がディスプレイに特有の
“設計電圧”を越えていると、像のコントラストが著し
く低下してまう。従って、電圧の増大に伴うコントラス
トの著しい損失のため、ディスプレイの輝度の望ましい
上昇を達成し得なかった。

従って本発明の目的は、像のコントラストにおける付随
的な著しい損失を招かずに、大巾に明るい像を与える直
流エレクトロルミネセンス表示パネル及び付設の駆動回
路を提供することにある。

本発明の別の目的は、付勢画素の輝度を最大限とする大
きい電圧差を限定する一方、消勢される背景画素のため
に設計電圧より低い減少電圧を限定する駆動回路を提供
することにある。

エレクトロルミネセンス表示パネルは、画像情報を表示
するシャープに限定された領域によって、最も効率的且
つ経済的に構成される。このような情報は標準的な４０
列、８０列またはグラフィックの表示フォーマットで表
示するのが望ましい。

しかし、異った表示フォーマットがデータの画面上で混
合されると、エレクトロルミネセンス表示パネルのシャ
ープに限定された表示領域が行の端に文字を表示し、画
面から消してしまうことがある。この問題は特に、例え
ばコンピュータ等、それほどシャープに限定されていな
い表示フィールドを持つＣＲＴで動作する装置から、Ｅ
Ｔ、表示パネルがデータを受は取る場合に生じ易い。こ
うした状況下では、表示が１画面のデータ内で４０列ま
たはグラフィック表示モードから８０列表示モードへ切
り換えられると、行の端文字が失われてしまう。

従って本発明の目的は、表示モードが１画面のデータ内
で変更されるときに、完全な行頭が整えられた情報の表
示を与えるため、クロック発生器を入力データ信号に同
期させるエレクトロルミネセンスパネル用のインタフェ
ース回路を提供することにある。

本発明の別の目的は、表示の各行毎にデータモードをチ
ェックし、インタフェース回路のタイミングを調整して
、全てのデータが画面のシャープに限定された表示フィ
ールド内に表示されることを保証するようなインタフェ
ース回路を提供することにある。

本発明の上記及びその他の目的は、以下の詳細な説明と
添付の図面を参照することで明らかとなろう。

（問題点を解決するだめの手段） 上記発明の目的を達成し従来技術の問題を解決するため
、直流エレクトロルミネセンスディスプレイの駆動回路
はマトリクス状に配置された行及び列ドライバを備え、
エレクトロルミネセンス蛍光体がマトリクスの交差点に
配設されている。行及び列ドライバ用の付勢電圧は、付
勢される行ドライバ及び列ドライバ間の交差電圧を最大
限とし、交差点におけるルミネセンス蛍光体の輝度を上
昇させるように選択される。行及び列ドライバ用の付勢
電圧は、作動されない画素における差電圧がＥＬ表示パ
ネル用の設計電圧より小さくなるように、非作動画素用
の逆バイアス消勢電圧が選択される。

また本発明のＥＬ表示装置は、文字データの各人力列の
表示部分の開始を検知し、内部の表示クロックをこの有
効データ点に同期させ、さらにそのクロックの位相を調
整して、行内データの８０列、４０列またはグラフィッ
クの表示フォーマットに同期させるインタフェース回路
を具備する。

このインタフェース回路が、ディスプレイに送られる情
報の各文字毎に発生される信号の周波数を検知すること
によって、その行の選択表示フォーマットを求める。８
０列のフォーマントが検出されたら、インタフェース回
路が内部クロックの位相を９０６シフトする。

表示フォーマットが１フレームまたは画面のデータ内で
４０列またはグラフィックの表示から８０列の表示に切
り換えられても、各行毎の表示フォーマットの検出及び
内部クロックの調整で、全てのデータが確実に表示され
る。

（実施例） 本明細書の以下の部分では、添付の図面を参照して発明
の好ましい実施例を説明する。尚各図中、同じ参照符号
は同等の装置を示す。

以下本発明の装置を、マトリクスディスプレイの螢光体
ドツトが選択的に螢光発光されて文字像を形成する直流
エレクトロルミネセンス（ＥＬ）表示パネルに関連して
説明する。このような表示パネルは、参照によってここ
に含まれる次の各米国特許の開示に従って製造し得る。

本発明の装置で使用し得るＥＬ表示パネルを製造するた
めの好ましい方法は特に、１９８５年７月３日Ｄａシｊ
ｄ　Ｇｌａｓｅｒの名で提出され本出願人に譲渡された
米国特許出願、「エレクトロルミネセンスディスプレイ
用燐光材料」に開示されている。

同特許出願の開示内容は、それが本発明の背景を示す目
的に適うものとして、参照によってここに含まれる。

第１図は、直流ＥＬ表示パネル及びこのパネルを付勢し
て文字像を形成する装置の一部の概略線図である。第１
図に示すように、表示パネルは、導通行電極２５．２７
．２９及び列電極１９．２１．２３の各交差点にマトリ
クス状に配置された螢光体画素１〜１７で構成されてい
る。画素１．３及び５は最上行を形成するように配置さ
れ、画素７．９及び１１は中央行を形成するように配置
され、画素１３．１５及び１７は最終行を形成するよう
に配置されている。画素１．７及び１３が第１列を形成
し、画素３．９及び１５が第２列を形成し、画素５、工
１及び１７が第３列を形成する。

行電極２５〜２９ばそれぞれ、対応する行ドライバＲ１
、Ｒ２及びＲ３の出力に接続されている。

同様に、列電極１９〜２３はそれぞれ、対応する列ドラ
イバＣ１、Ｃ２及びＣ３の出力に接続されている。

発明の理解を容易とするため、行及び列ドライバは、選
択的に動作されて作動信号をドライバに与える対応スイ
ッチ３１〜４１を備えるものとして示しである。尚実際
には、それぞれのドライバを通電動作して、対応する列
及び行電極を付勢するのにデジタル回路が使われる。第
１図では、複雑化して混乱を招かずにＥＬ表示パネルの
動作を概略的に例示するために、スイッチを用いた。

次に、マトリクス内の中央画素９を発光させたいものと
して、第１図の表示パネルの動作を論じる。動作時には
、列ドライバＣ１〜Ｃ３から与えられる列データで表示
パネルの各列を順次走査することによって、第１図の表
示パネルの選択された画素が付勢される。画素１．３及
び５を含む最上行２５用のデータが、列ドライバＣ１、
Ｃ２及びＣ３の入力にまず与えられる。この例では、ス
イッチ３７．３９及び４１がアースに接続され、第１行
の画素ｌ、３及び５がいずれも作動されないことを意味
する。Ｃ１、Ｃ２及びＣ３の人力がアースされていると
き、行ドライバＲ１の入カスイソチ３１．３３がアース
される一方、スイソチ３５が閉じられて作動電圧、例え
ば−６０Ｖを行電極２５に与える。行ドライバＲ１の付
勢により、６０Ｖの信号が各々の画素１．３及び５に印
加される。以下では、第１図のパネルが約７０Ｖの電圧
で“設計”され、従って当該分野において周知なように
、画素は７０ボルトに近いかまたはそれを越える電圧で
のみルミネセンス発光するものと仮定する。また議論の
目的上、約７０Ｖで顕著なルミネセンス発光が始まるが
、約６０Ｖではほとんどあるいは全くルミネセンスが生
じないものとする。これらの仮定は、７０Ｖで設計され
たテスト用のＥＬパネルで妥当なことが証明されている
。

従って、行ドライバＲ１から印加される６０Ｖの信号は
、画素１．３及び５をルミネセンス発光させない。

次に、入力スイッチ３５がアースに切り換えられ、行電
極２５の走査を完了した後、スイッチ３７．３９及び４
１が操作され、行電極２７用の列データを限定する。上
記したように、ここでは画素９を発光させたい。そこで
第１図に示すごと＜、列ドライバＣ１の人力がアースに
接続され、列ドライバＣ２の入力が作動電圧、例えば６
０ボルトに接続され、列ドライバＣ３の入力がアースに
接続される。行ドライバＲ２の入力側にあるスイッチ３
３が一６０Ｖに接続されて行電極２７を走査すると、１
２０Ｖが画素９に加えられ、６０Ｖが画素７．１１に印
加される。画素９における１２０ｖの信号は７０Ｖより
大きく、従って画素９がルミネセンス発光される。

その後、行ドライバＲ２の入力がアースされ、行電極２
７の走査を停止する。行電極２７が消勢されている間、
画素９は所定時間発光し続け、接続した像を目に与える
。行ドライバＲ２の消勢後、゛列ドライバＣＩ、Ｃ２及
びＣ３の入力が全てアースに接続され、最終行電極２９
用のデータを反映する。次いで、スイッチ３１が作動さ
れ、−６０Ｖを行ドライバＲ３から行電極２９に加える
。この結果画素１３．１５及び１７に生じる６０Ｖの信
号は、それらの画素を発光させるのに不充分である。

各行及び列用の走査サイクルは、画素９の連続的な螢光
発光を維持しようとする度毎に繰り返される。あるいは
、新しい列データが限定され、行電極２５．２７及び２
９が順次付勢されるときに別の画素を発光させる。

螢光体画素のルミネセンス輝度は、その画素に印加され
る付勢電圧を増すと増大することが知られている。第２
Ａ図は、列ドライバＣ１、Ｃ２及びＣ３用の正の付勢標
準として印加される電圧を９０Ｖに増加した場合におけ
る第１図のＥＬ表示パネルを示す。第２Ａ図の表示パネ
ルは第１図に関連して上述したのと同じように走査され
、中央の螢光体画素９を付勢する。発明の理解を容易と
するため、行及び列ドライバを動作する各スイッチは行
電極２７を走査する位置に接続して示しである。図示の
ごとく、行ドライバ−６０Ｖで作動され、列ドライバＣ
２が＋９０Ｖで作動されると、差電圧１５０■が画素９
に与えられる。従って、画素９の輝度は第１図の場合の
輝度より増大する。

しかし、第２Ａ図に示すように、９０Ｖの副電圧が発光
画素９の行に位置する他の画素３．１５にも印加されて
いる。これら９０Ｖの信号は設計電圧７０Ｖを越えてい
るので、画素３．１５も螢光発光する。

第２Ｂ図は、中央画素が第２Ａ図について述べたのと同
じように付勢された大型ＥＬ表示パネルの概略図である
。すなわち、第２Ｂ図に示すごとく、中央画素４３が発
光している。しかし、第２Ａ図に示した９０Ｖの信号に
応じてルミネセンス発光する対応画素によって、混乱を
生じる“ゴーストライン”４５が中央画素４３の垂直列
内に形成される。このゴーストライン４５は中央画素４
３のコントラストを滅じ、望ましくない人為効果を画面
上に与える。列ドライバ０１〜Ｃ３の電圧がさらに上昇
されれば、中央画素４３とゴーストライン４５のルミネ
センスも上昇する。従って、第２Ａ図の付勢方式ば、付
勢画素に大きい輝度と高いコントラストを与えるのに充
分でない。

第３Ａ図は、別の望ましくない付勢モードを示している
。このモードでは、行ドライバＲ１〜Ｒ３用の付勢電圧
が一９０Ｖで、列ドライバＣ１〜Ｃ３用の付勢電圧が＋
６０Ｖに戻されている。

第３図の表示パネルを上記の方法で走査すると、同じく
中央画素９が１５０■の印加電圧に対応した輝度を有す
る。しかし、この場合には、残りの画素も全て走査行ド
ライバＲ１〜Ｒ３から供給される９０Ｖを有するので、
ゴーストライン４５について述べたのと同様にルミネセ
ンス発光する。

第３Ａ図の背景画素が全て付勢されることで、第３Ｂ図
のディスプレイに示すように、中央画素４３のコントラ
ストが大巾に減少する。

第４図は、垂直のゴーストラインを形成せずに、中央画
素９またはその他任意の所望画素を１５０ｖで付勢可能
とする本発明による付勢モードを示す。

第４図に示すごとく、行ドライバＲ１〜Ｒ３は行走査の
ため一６０Ｖで作動された後、アースに戻されない。そ
の代りに、非作動側の行ラインは例えば３０Ｖの正電圧
に付勢されている。このバイアス電圧のレベルは、列ド
ライバ０１〜Ｃ３によって９０Ｖが印加されたとき、所
望の画素９以外の画素を付勢しないように選ばれる。従
って動作時、第１行２５がＲ１で走査されると、列ドラ
イバ０１〜Ｃ３は７−スされているので、６０■が第１
行の各画素に加えられる。第２行２７が付勢されるとき
は、列ドライバＣ１、Ｃ３がアースされているので６０
Ｖが画素７．１１に加えられ、列ドライバＣ２が９０Ｖ
で動作しているので１５０Ｖが画素９に加えられる。同
じく行ドライバＲ３が作動されると、画素１３．１５及
び１７は６０Ｖで付勢されるので、ルミネセンス発光し
ない。

第４図の望ましい高輝度と高コントラストは、非作動つ
まり背景画素の電圧を表示パネルの設計電圧＜７０Ｖ）
より低く維持するバイアス電圧を行ドライバに与えるこ
とによって達成されることが理解されよう。つまり、作
動された画素だけがルミネセンス発光する。こうして第
４図の付勢方式は、第２Ａ及び２Ｂ図に示したような表
示上の問題を取り除く。

第５図は本発明の別の実施例を示しており、この例では
行ドライバＲ１〜Ｒ３の電圧が一９０Ｖで、列ドライバ
０１〜Ｃ３に一３０Ｖのバイアス電圧が与えられている
。この表示パネルが上述した方法で走査されると、中央
画素９には１５０Ｖが加えられて発光するが、ディスプ
レイ中の他の画素には６０Ｖしか加わらない。従って第
５図の付勢方式は、第３Ａ及び３Ｂ図に示したような表
示上の問題を取り除く。

第６図は本発明の更に別の実施例を示しており、この例
では行及び列ドライバの両方にバイアス電圧と大きい作
動電圧が与えられる。第６図に示すように、中央画素９
は１８０Ｖの電圧で付勢されるので、第１図のＥＬ表示
パネルで与えられる輝度よりはるかに大きい輝度を有す
る。尚、各ドライバは、背景画素の電圧が設計電圧７０
Ｖ以下に保たれるのを保証するようにバイアスされる。

一般的には、任意の所望サイズを持つＥＬ表示パネルで
任意の所望数の画素を発光させるのに、第４．５及び６
図の付勢力式を適用できることが理解されるべきである
。また、開示した以外の付勢及びバイアス両電圧も本発
明を逸脱せずに上記のように使用可能である。

さらに、ＥＬ表示パネルのドライバにバイアス電圧と大
きい作動電圧を与えることによって、大巾に増大した輝
度を達成できることが理解されるべきである。そしてＥ
Ｌパネルの表示は、第７Ａ及び７Ｂ図に示す表示上の問
題を回避する本発明によっていっそう改善し得る。第７
Ａ図は２ラインのＣＲＴディスプレイを示し、第１ライ
ンは４０列またはグラフィック表示フォーマットで表示
され、第２ラインは８０列表示フォーマットで表示され
ている。当業者には周知のように、８０列表示フォーマ
ットは、４０列またはグラフィック表示フォーマットの
１４画素の各文字毎に２個の７画素の文字を与える。第
７Ａ図に示すように、表示モードがＣＲＴ画面上で４０
列またはグラフィックから８０列に切り換えられると、
８０列の行が４０列またはグラフィックの行に対し１文
字分ズレる可能性がある。つまり、ＣＲＴディスプレイ
が゛オーバスキャン（過走査）”動作を生じ、８０列の
行を４０列またはグラフィックの行に対し１文字（Ａ″
）だけズレさせる。

第７Ｂ図は、ＥＬディスプレイ上に現われた第７Ａ図の
各ラインを示している。ＥＬディスプレイは一般にＣＲ
Ｔのオーバスキャン能力を持たないので、ズした８０列
のラインの第１文字が消えてしまう。この表示モードは
明らかに望ましくないので、ＥＬディスプレイ用の改良
された同期化及びモード切換装置によって補正されねば
ならない。従って本発明は、第７Ａ及び７Ｂ図に示した
データのズレつまり消失を与えずに、４０列、グラフィ
ック及び８０列等のモードを単一のフレームつまり画面
中に切り換えられることを保証する改良モード切換回路
を備えている。

第８図は、本発明の改良ＥＬ駆動システムの実施例のブ
ロック図である。第８図のシステムは、高い輝度及びコ
ントラストのディスプレイを与えるとともに、ディスプ
レイの各行毎に表示モードをチェックし、ディスプレイ
のクロックを同期化して、表示モードが１フレームつま
り画面のデータ内で切り換えられるときデータが消失さ
れないことを保証する。

本発明のＥＬ表示パネルの好ましい実施例は、ディスプ
レイ制御装置としてＡｐｐｌｅ　ＩＩ　ｃコンピュータ
５１を用いて実行された。システムでは、Ａｐｐｌｅ　
ＩＩ　ｃコンピュータから標準クロック、データ及びタ
イミング信号を受取り、４相のデータとクロック信号を
発生し、ＥＬディスプレイを動作させるための水平及び
垂直同期信号を得るインタフェース回路５３を用いる。

つまりインタフェース回路は、ＣＲＴ動作用のＡｐｐｌ
ｅ　Ｕ　ｃからの信号をＥＬディスプレイを動作するの
に必要な信号に変換する。

発明の理解を容易にするため、ＥＬディスプレイマトリ
クスのうち一部の垂直及び水平ラインだけが第８図に示
しである。一般的に、発明の好ましい実施例では５６０
個の垂直列電極と１９２個の水平行電極を用いることが
理解されるべきである。また、ＥＬパネル上に表示され
る各文字は、所定の画素中を有する。つまり、４０列ま
たはグラフィック表示モードの各文字は１４画画素中、
８０列表示モードの各文字は７画素中である。

第８図を参照すると、コンピュータ５１はディスプレイ
の各行毎に５６０ビツトのシリアルデータをインタフェ
ース回路５３に送る。インタフェース回路５３はシリア
ルデータを４ビツトのグループ毎に受取って、各４ビツ
トを対応する列シフトレジスタに伝送する。つまり、例
えば、シリアルデータのうち最初の４ビツトのビット１
はＤＡＴＡＩとしてシフトレジスタ５５に伝送され、ビ
ット２はＤＡＴＡ　２としてシフトレジスタ５７に伝送
され、ビット３はＤＡＴＡ３としてシフトレジスタ５９
にイ云送され、ビット４はＤＡＴＡ　４としてシフトレ
ジスタ６１に伝送される。次のグループの４シリアルビ
ツトがコンピュータから受取られると、ビット５がレジ
スタ５５に送られ、ビット６がレジスタ５７に送られ、
ビット７がレジスタ５９に送られ、ビット８がレジスタ
６１に送られる。各シフトレジスタが１４０ビツトを受
取り、合計５６０ビツトが受信されるまで、シリアルデ
ータが伝送される。

第９図のタイミング図を参照すると、第１水平行の全５
６０ビツトが図中６３で受取られたとき、インタフェー
ス回路５３が誘導垂直同期信号ＶＳＹＮＣＤ　６５と誘
導水平同期信号Ｈ３ＹＮＣＤ　６７を発生し、ディスプ
レイのシフトレジスタ内へのデータの移送を開始すると
ともに、列及び行ドライバへの電源印加を制御する。

第８図の回路の動作の詳細な説明へ入る前に、回路は全
て単一の基板上に支持されていることが理解されるべき
である。従って、回路の各構成要素は基板上で信号のバ
ランスされた伝送を与えるように配置されている。すな
わち、４相の列シフトレジスタ５５．５７．５９及び６
１は基板両側の頂部及び底部の位置に２個づつ配設され
、対応する列電極がその間に並列状に設けられている。

また、行シフトレジスタ６９．７１は基板両側の反対端
位置に配設され、それらの対応する行電極が両者間に並
列状に設けられている。

第９図のタイミング図を参照すると、第１水平ラインの
５６０画素用の５６０データビツトが図中６３で受取ら
れたとき、誘導水平同期信号ＨＳＹＮＣＤ　６７が電源
制御回路８１に与えられ、正及び負の傾斜高電圧電力を
列ドライバ及び行ドライバへそれぞれ印加し始める。発
明の好ましい実施例では、列ドライバがＴｅｘａｓ　Ｉ
ｎｓｔｒｕｍｅｎｔｓ社製の型式表示ＳＮ７５５５５、
ＳＮ７５５５６で、行ドライバが型式表示ＳＮ７５５５
１、Ｓ　Ｎ７５５５２である。これらのドライバ用の電
力傾斜率は、ミクロ秒当り５０Ｖを越えではならない。

つまり第９図において、各ＨＳ　Ｙ　Ｎ　ＣＤ信号の先
端縁が列ドライバ用の正の高電圧（例えば９０Ｖ）を下
向きに傾斜させ始める一方、行ドライバ用の負の高電圧
（例えば−６０Ｖ）を上向きに傾斜させ始める。

Ｈ５ＹＮＣＤ信号の先端縁は遅延回路８５で遅延され、
列ドライバの電力がデータの変化に応じたドライバの望
ましくない電流サージを充分避けられるだけ減少したと
きに印加されて、シフトレジスタ５５〜６１のデータを
それぞれのラッチ７３〜７９にラッチする。その後、Ｈ
５ＹＮＣＤ信号の後端縁に達すると、列ドライバ用の電
力はその最大正電圧に上昇し、行ドライバ用の電力はそ
の最大負電圧に減少する。

一般的に、第８図の回路は第４図の改良付勢方式に従っ
て動作することが理解されるべきである。

つまり、第９図に示すように、打電力は一６０Ｖから＋
３０Ｖにまで付勢され、列電力はＱＶから＋９０Ｖにま
で付勢される。第４図に関連して上述したように、この
付勢方式は、垂直のゴーストラインを形成せずに、画素
が合計電圧１５０Ｖで付勢されることを保証する。第４
図の実施例は、上記したＴｅｘａｓ　Ｉｎｓｔｒｕｍｅ
ｎｔｓ社製の行及び列ドライバによって良好に実行され
た。

第９図に示すように、第１ラインのデータが表示された
後、それに続く各ラインのデータが順次図中６４．６６
で受取られ、後続するＩＩ　Ｓ　Ｙ　Ｎ　ＣＤパルス６
８．７０によって各ラインが順次表示される。

第９図は第８のマトリクスのうち最初の３ラインだけの
信号用のタイミング図を示しているが、マトリクス中の
１９２行を順次付勢するために同じタイミングが繰り返
されることが理解されるべきである。その後、ＥＬパネ
ルの付勢がライン１から繰り返される。

Ｈ５ＹＮＣＤ及びＶＳＹＮＣＤ両パルスは行シフトレジ
スタ６９．７１にも印加され、マトリクスの各行を走査
する。つまり第９図を参照すると、第１ラインの５６０
画素のデータが図中６３でシフトレジスタ５５〜６１に
よって受取られると、ＶＳＹＮＣＤパルス６５が行シフ
トレジスタ６９．７１の両方へデータ入力（ＤＡＴＡ　
）として加えられる。ＨＳＹＮＣＤパルス６７と後続の
各Ｈ５ＹＮＣＤパルスは、パルスの周波数を２で割る分
周器８７に加えられる。そして、分周器８７の出力が左
右の両シフトレジスタ６９．７１のクロック入力（ＣＬ
Ｋ　’Ｉ　に印加される。これと同時に、高周波数デー
タのＶＳＹＮＣＤパルス６５が、分周Ｈ５ＹＮＣＤ信号
６７の先端縁によって左右の両シフトレジスタにゲート
入力される。分周Ｉｔ　Ｓ　Ｙ　Ｎ　ＣＤ信号は右側シ
フトレジスタ７１の帰線消去リードにも加えられる一方
、その信号を反転したもの（インバータ８９の出力）が
左側シフトレジスタ６９の帰線消去入力（ＢＬＡＮＫ　
）に加えられる。帰線消去信号の極性が反転しているた
め、左右の行ドライバは交互に作動されて、マトリクス
の各行を順次走査する。次いで、連続した分周ＩＩ　Ｓ
　Ｙ　Ｎ　ＣＤパルスがシフトレジスタを介して行シフ
トレジスタ６９．７１の最初のデータビットをゲート入
力し、各ライン毎に行ドライバを順次作動させる。

第１Ｏ図は、第８図のシステムの論理回路図を示す。第
１１図は、第１０図の論理回路用動作信号のタイミング
図を示す。第１０図に示すごとく、＾ｐｐｔｅ　ＩＩｃ
コンピュータ５１はその出力９１にシリアル画像データ
、その出力９３に１４ＭＨｚのクロック信号、及び各出
力９５．９７．９９にタイミング信号ＷＮＤＷ、ＬＤＰ
Ｓ、５ＹＮＣをそれぞれ発生する。

ＬＤＰＳ信号は負のロードパルスで、文字のデジタルビ
ット（画素）がコンピュータのシリアル出力（、ＳＥＰ
、　ＯＵＴ　）　９１から送られる度に発生する。

つまり、コンピュータが８０列の表示モードでデートを
発生していると、各文字は７画素のデータを有するので
、ＬＤＰＳパルスは各７画素毎に発生される。一方、コ
ンピュータが４０列またはグラフィック表示モードでデ
ータを発生していると、各文字は１４画素つまりビット
のデータを含む。

従って、４０列またはグラフィックモードでは、１４画
素がシリアル出力９１から伝送される度に、ＬＤＰＳロ
ードパルスが１回発生される。すなわち、コンピュータ
５１から発生されるＬＤＰＳロードパルスの周波数が選
択された表示モードを示していることが理解されるべき
である。比較的高い周波数のＬＤＰＳロードパルスが８
０列表示モードでの動作を示す一方、比較的低い周波数
のＬＤＰＳロードパルスが４０列またはグラフィック表
示モードでの動作を示す。

第１１図を参照すると、ＷＮＤＷ信号はそれぞれ行デー
タの伝送に先行する水平８ＩＭ線消去パルス１０１　（
例として１０１ａ−ｃが図示）、それぞれ行データを含
むインターバル１０６　（例として１０６ａ−ｃが図示
）、及びフレームまたは画面用データの最終行後に発生
する垂直帰線消去インターバル１０３で構成されている
。すなわち第１１図に示すように、タイミング図の左側
のインターバル１０６ｂは垂直帰線消去インターバル１
０３に先行しているので、あるフレームつまり画面用デ
ータの最終行を含む。一方、タイミング図の右側のイン
ターバル１０６Ｃはインターバル１０３の後に続いてい
るので、後続フレームつまり画面用データの第１行を含
む。

ＬＤＰＳロードパルスは、ＷＮＤＷ信号中信号的連続的
される。ＷＮＤＷ信号の後端縁後に生じる第１のＬＤＰ
Ｓロードパルスは一般に各後続インターバル１０６内に
含まれる各行データの表示部分の開始を示す。従ってこ
の第１　ＬＤＰＳパルスは、表示されねばならない有効
な文字データを位置決めするインターバル１０６内のス
タート点を指示する。また、コンピュータの水平複合同
期パルス１０２が各水平帰線消去パルス１０１毎に発生
される。垂直帰線消去インターバル１０３中に、６７個
のパルス１０２と垂直同期パルスの４個の部分１（１０
が発生される。

ＷＮＤＷ及びＬＤＰＳ両信号は、有効データの開始つま
りＥＬディスプレイ用データの各行の開始を検知するの
に使われる。また両信号は、動作表示モードに従ってＥ
Ｌディスプレイ用クりフクのタイミングを調整するのに
も使われる。

再び第１０図を参照すると、４ビ・ノドシフトレジスタ
（ＳＲ）１０７がコンピュータ５１からシリアル行デー
タを受取る。シフトレジスタ１０７には、コンピュータ
のポート９３から１４ＭＨｚクロックの第１の４クロツ
クパルスがクロック人力される。４ピントのデータがシ
フトレジスタ１０７で受取られた後、それらのデータは
４ビツトラツチ１０９ヘパラレルにシフトされ、そこか
ら第８図に示した４つのシフトレジスタ５５．５７．５
９及び６１に加えられる。

フリップフロップ１１１．１１３がコンピュータの１４
ＭＨｚクロックを１／４に分周する。得られた３、５Ｍ
Ｈｚのクロックが、４ビツトのシリアルデータの連続す
るグループを第８図のシフトレジスタ５５〜６１ヘゲー
ト入力する。

３、５　ＭＨｚのクロックは、表示されるべき入力シリ
アル文字データだけを、ディスプレイの列シフトレジス
タにゲート入力しなければならない。そこで、ＪＫフリ
フプフロップ１１５がそのデータ入力にＷＮＤＷ信号を
、そのクロック入力にＬＤＰＳパルスをそれぞれ受取る
。フリップフロップ１１５は、有効なシリアル文字デー
タが表示のためコンピュータ５１（７）ボー１−９１に
発生されている時点を指示する“Ｄａｔａ　Ｖａｌｉｄ
　（データ有効）”信号を生じる。第１１図を参照する
と、Ｖａｌｉｄ　Ｄａｔａの指示は、ＷＮＤＷＯ後端縁
に続く第１　ＬＤＰＳパルスの時点に真として定義され
る。Ｄａｔａ　Ｖａｌｉｄ信号は、ＷＮＤＷの後端縁で
ＬＤＰＳがフリップフロップ１１５ヘクロノク入力する
ときに、フリ・７゛ブフロソブ１１５の出力に発生され
る。この出方は隣りのフリップフロップ１１７に加えら
れて、Ｄａｔａ　Ｖａｌｉｄ信号を分周器１１１．１１
３の３．５門Ｈｚクロツクに対して同期させる。つまり
、３．５月ｆｉｚクロフクの出力がフリップフロップ１
１７のクロック入力に加えられ、フリップフロップ１１
５（７）Ｄａｔａ　Ｖａｌｉｄ信号がフリップフロップ
１１７のデ−少入力に加えられる。そしてフリップフロ
ップ１１７が、３．５ＭＨｚクロックに同期されたＤａ
　ｔａＶａｌｉｄ信号を発生する。

フリップフロップ１１７の同期化Ｄａｔａ　Ｖａｌｉｄ
信号はＮＡＮＤゲート１１９に加えられ、データが有効
なときに生じる３、５Ｍ）Ｉｚのクロック信号を通すよ
うに同ゲートを動作可能とする。次いで、これらのクロ
ック信号が送られ、４ビツトのデータをシフトレジスタ
１０７からラッチ１０９ヘゲート入力させ、さらにデー
タをラッチ１０９から第８図のシフトレジスタ５５．５
７．５９及び６１にゲート入力させる。つまり、Ｄａｔ
ａ　Ｖａｌｉｄ信号が３．５ＭＨｚのクロック信号を印
加し表示されねばならない文字データだけをＥＬディス
プレイのシフトレジスタにゲート入力する。

データの正しいゲート入力を達成するため、３．５ＭＨ
ｚクロンクの位相はデータの表示モードに応じて調整さ
れねばならない。また、第７Ａ及び７Ｂ図に示したモー
ド切り換え時の問題であるデータの消失を避けるため、
３．５ＭＨｚクロックは同期化され、Ｄａｔａ　Ｖａｌ
ｉｄ状態がデータの各行毎にチェックされねばならない
。さらに、３．５ＭＨｚクロックは、Ｄａｔａ　Ｖａｌ
ｉｄ状態の検知及びそれに基くを効文字データのゲート
入力の前に、表示モードに対して同期されねばならない
。

第１０図のシステムにおいて、カウンタ１２１が第９図
の水平同期パルスＨ３ＹＣＤ中にデータの表示モードを
検知する。　ｌｌ５ＹＮＣＤパルスはコンピュータの水
平同期パルスに対応し、後述する方法で発生される。パ
ルスＨ５ＹＮＣＤが１４ＭＨｚクロックの５６パルスと
いう固定パルス巾を持つことは分っている。従って、１
つのＨ５ＹＮＣＤパルス内に８つのＬＤＰＳパルスがカ
ウンタ１２１によってカウントされれば、システムは８
０列の表示モードで動作している。あるいは、１つのＨ
Ｓ　Ｙ　Ｎ　ＣＤパルス内に４つのＬＤＰＳパルスだけ
が検知されれば、システムは４０列またはグラフィック
表示モードで動作している。

後に詳述する回路がコンピュータの水平同期パルスを検
知し、カウンタ１２１のクリア及びロード両入力用に対
応した誘導パルス）ＩＳＹＮＣＤを発生する。Ｈ５ＹＮ
ＣＤパルスが存在しないと、カウンタはクリア状態に維
持される。しかし、Ｈ５ＹＮＣＤパルスが存在すると、
ＬＤＰＳパルスがカウンタ１２１のクロック入力に加え
られ、ＨＳＹＮＣＤＳ用ＮＣＤパルス中ルスの数をカウ
ンタがカウントする。カウント８が検知されたら、カウ
ンタ１２１のＱＤ出力が高レベル信号を発生し、これが
１４Ｍｔ（ｚクロックのクロック入力されているＪＫフ
リップフロップ１２３に加えられる。これによりＪＫフ
リップフロップ１２３はその出力に、ＨＳＹＮＣＤパル
スの後端縁より１４ＭＨｚの１クロツクサイクルだけ遅
れた信号を与える。フリップフロップ１２３の出力とＨ
５ＹＮＣＤパルスそのものがＮＯＲゲート１２５に加え
られ、ＮＯＲゲート１２５の出力が３．５ＭＨｚのクロ
ックを発生するフリップフロップ１１１．１１３のプリ
セット入力に加えられる。つまり、システムが８０列表
示モードで動作しているときは、３．５ＭＨｚクロック
がｌｌ５ＹＮｃＤパルスに対して同期され、３．５旧１
ｚクロツクの位相で１画素の調整がなされる。

こ＼で、システムが４０列またはグラフィック表示モー
ドのいずれかで動作していれば、カウンタ１２１のＱＤ
出力が低レベルのままで、ｌ（Ｓ　Ｙ　Ｎ　ＣＤパルス
が３．５ＭＨｚクロックフリップフロップのプリセット
入力に加えられ、４ビツトデータのグループが４０列モ
ードでクロック入力されるようにクロック信号を同期化
することが理解されるべきである。あるいは、システム
が８０列モードで動作していれば、カウンタ１２１はＪ
Ｋフリップフロップ１２３と連動して動作し、１４ＭＨ
ｚクロックの次のサイクルで３．５　Ｍｌｌｚクロック
をプリセットすることで、３．５ＭＨｚクロックの位相
を９０″シフトし、クロックを８０列表示モードで達す
るシリアルデータに同期させる。

同期化された３、５ＭＨｚクロック信号はフリップフロ
ップ１１７にクロック入力し、Ｄａｔａ　Ｖａｌｉｄ信
号を第１０図のシステムの４ビツトゲ一ト入力方式に同
期させる。次いで同期化Ｄａｔａ　Ｖａｌｉｄ信号が、
３、５　Ｍｌｌｚクロックゲート入力信号の第８図の各
列シフトレジスタへの伝送を制御するのに使われる。

コンピュータ５１からの入力データ用Ｄａ　ｔａＶａｌ
ｉｄ点の検出及び３．５ＭＨｚクロックの同期化調整は
、ＥＬディスプレイが４０列、８０列及びグラフィック
データを完全に表示し、従って第７Ａ、７Ｂ図に示した
表示上の問題を確実に回避するために必要である。

グラフィックモードでは、カラー表示の同期化を与える
ために、遅延されたＬＤＰＳパルスが時折発生される。

これらの遅延パルスは、３．５ＭＨｚクロックを同期化
するＨ　Ｓ　Ｙ　Ｎ　ＣＤパルスが同じ量遅延されてＬ
ＤＰＳの瞬間的な位相シフトを補償するので、第１０図
の回路のタイミングと干渉しない。

Ａｐｐｌｅ　Ｕ　ｃコンピュータがＥＬディスプレイを
動作するように設計されれば、コンピュータは第９図に
示した垂直同期及び水平同期パルスＶＳＹＮＣＤ。

）ＩＳＹＮＣＤを発生する。第８．１０図の上記した回
路を動作するため、これらのパルスは直接印加できる。

しかし、Ａｐｐｌｅ　ＩＩ　ｃコンピュータはもともと
、ＣＲＴディスプレイの動作用に設計されたものである
。この動作は、コンピュータの垂直及び水平同期パルス
のＥｘｃｌｕｓｉｖｅ　Ｏｒ　（排他的論理和）から成
る５ＹＮＣ信号を使って容易化された。従ってＥＬディ
スプレイを動作するためには、水平同期パルスが５ＹＮ
Ｃ信号から抽出され、ＥＬ垂直同期パルスジ５ＹＮＣＤ
が第９図に示すように発生されねばならない。

第１０及び１１図を参照すれば、カウンタ１３０が５Ｙ
ＮＣ信号の垂直帰線消去信号１０３を検知する。垂直帰
線消去信号は、カウンタ１３０をリセットするフリップ
フロップ１１５のＤａｔａ　Ｖａｌｉｄ信号を用い、次
いでカウンタの次のりセント前に生じる５ＹＮＣパルス
の数をカウントすることによって識別される。第１１図
を参照すると、カウンタは、１つの５ＹＮＣパルス１０
２だけがカウントされた後でデータパルス１０６ｂのＤ
ａ　ｔａνａｌｉｄ信号によってリセットされることが
明らかであろう。しかし、カウンタ１３０のリセット後
、カウンタが垂直帰線消去信号に続くデータパルス１０
６ＣのＤａｔａ　Ｖａｌｉｄ信号によってリセットされ
る前で垂直帰線消去信号１０３の間に、一連の７１個の
５ＹＮＣパルスがカウントされる。つまり、垂直帰線消
去信号が存在すると、カウンタ１３０が１より多い５Ｙ
ＮＣパルス、実際には７１個の５ＹＮＣパルスをカウン
トする。

ＮＯＲゲート１３１．１３３がカウンタ１３０の出力を
ＮＡＮＤゲート１３５に印加し、垂直帰線消去信号が検
知されたことを指示する高レベル信号をＮＡＮＤゲート
１３５の出力に生じる。

ＮＡＮＤゲート１３５の出力は、ＷＮＤＷ信号の後端縁
がクロック入力されるＪＫフリップフロップ１３７に加
えられる。従ってフリップフロップ１３７は、各垂直帰
線消去インターバル１０３の終った直後に誘導垂直同期
パルスジ５ＹＮＣＤをそのＱ出力に発生させる遅延回路
として働く。誘導垂直同期信号ＶＳＹＮＣＤは光力・７
ブラー１３９によって、第８図の左右側シフトレジスタ
６９．７１のデータ入力に加えられる。

ＮＡＮＤゲート１３５の信号は、５ｙＮｃ信号がクロッ
ク入力されるＪＫフリップフロップ１４１のデータ入力
にも加えられる。フリップフロップ１４１はゲート１４
３．１４５と協働して、垂直帰線消去インターバル１０
３中に生じる複合垂直及び水平同期パルス５ＹＮＣ７１
個のうち６５個及び複合垂直同期パルスであるコンピュ
ータの４個の部分１（１０を５ＹＮＣがら取り除く。残
り１９４個のパルスが誘導水平同期パルスｌｌ５ＹＮｃ
Ｄとなり、インバータ１４７及び１４９の出力に発生す
る。

上記のごとく、表示の動作モードを検知するために、Ｈ
５ＹＮＣＤパルスがカウンタ１２１に加えられる。ＨＳ
ＹＮＣＤパルスは、それぞれ対応した高電力行ドライバ
トランジスタエ５５．１５７を制御する光カツプラ−１
５１，１５３にも加えられる。第９図を参照すると、Ｈ
３ＹＮＣＤパルスの前端縁は、トランジスタ１５７が打
電力ドライバを前もって一６０Ｖに帯電している時点で
生じる。従って、Ｈ５ＹＮＣＤパルスの前端縁がトラン
ジスタ１５５をオンジ、−６０Ｖを逆の供給電圧例えば
＋３０Ｖへと傾斜放電し始める。Ｈ５ＹＮＣＤパルスの
後端縁でトランジスタ１５５がオフされるとともに、ト
ランジスタ１５７がオンされ、行電力ドライバの＋３０
Ｖから一６０Ｖへの傾斜帯電を再び開始する。

Ｈ５ＹＮＣＤパルスは高電力トランジスタ１５９．１６
１を制御し、列ドライバ用の電力を傾斜上昇及び傾斜低
下させるようにも印加される。動作時には、トランジス
タ１５９が列ドライバの電力を＋９０ｖへ帯電した時点
に、）ＩｓＹＮｃＤパルスの前端縁が生じる。ｌｌ５Ｙ
ＮｃＤパルスの前端縁が生じると、トランジスタ１５９
がオフし、トランジスタ１６１がオンして９０Ｖからア
ースへと傾斜放電し始める。ｔｌｓＹＮｃＤ信号の後端
縁で、トランジスタ１６１がオフし、トランジスタ１５
９がオンして列ドライバの０■から＋９０Ｖへの傾斜帯
電を再び開始する。

尚、電力信号を傾斜上昇及び傾斜低下させるのに必要な
時間遅延は、各トランジスタ１５５．１５７．１５９及
び１６１の抵抗１６３．１６５．１６７及び１６９によ
って決まる。つまり、これらの抵抗がＥＬ表示パネルの
静電容量と協働し、電力を傾斜上昇及び低下するのに必
要な遅延を与えるＲＣ時定数を決める。

第８図に関連して前述したように、ＨＳ　Ｙ　Ｎ　ＣＤ
パルスも分周器８７により２で分周された後、左右行シ
フトレジスタ用のクロック入力と帰線消去を制御するよ
うに印加される。また第８図に関連して述べたごとく、
各Ｈ３ＹＮＣＤパルスの前端縁は（ゲート１８０．１８
２．１８４及び１８６）によって遅延され、列ラッチを
作動可能としてデータを受取らせるように印加される。

（発明の効果） 以上から、Ａｐｐｌｅ　ＩＩ　ｃコンピュータから得た
クロック及びタイミング信号に従って、高ルミネセンス
、高コントラストのＥＬディスプレイを動作するための
駆動回路が開示されたことが理解されよう。得られた信
号はさらにデータを４０列、８０列及びグラフィック表
示モードで行毎に表示するため、システムのタイミング
を調整するように印加された。

本発明のＥＬディスプレイ駆動回路の特に好ましい実施
例を開示したが、発明の精神を逸脱せず発明の目的を達
成するのに、それ以外の回路及び構成要素も使用できる
ことが理解されるべきである。つまり本発明は、その精
神すなわち不可欠な特徴を逸脱しなければ、上述以外の
特定の態様でも実施できる。従って、本実施例はあらゆ
る点で、制限を意図しない例示と見なされるべきである
。

発明の範囲は、上述の記載でなく特許請求の範囲によっ
て定められる。特許請求の範囲と同等の意味及び範囲に
入る変形は全て、その中に含まれるものとする。

【図面の簡単な説明】

第１図はＥＬ表示パネルの一部と、表示パネルの画素を
発光するのに従来使われている付勢電圧を示す環路線図
である。 第２Ａ図は選択画素に高い輝度を与えるように付勢され
るが、選択画素を通る垂直ラインに対してコントラスト
が低下する第１図の表示パネルの環路線図である。 第２Ｂ図は第２Ａ図の付勢表示パネルで生じる低下した
コントラストの表示を示す図である。 第３Ａ図は選択画素に高い輝度を与えるように付勢され
るが、選択画素とＥＬ表示パネル全体の間のコントラス
トが低下する第１図の表示パネルの環路線図である。 第３Ｂ図は第３Ａ図の付勢表示パネルで生じる低下した
コントラストの表示を示す図である。 第４図は本発明に従って付勢され、付勢画素に高い輝度
とコントラストを与えるＥＬ表示パネルの一部の環路線
図である。 第５図は本発明による高い輝度とコントラストを持った
付勢ＥＬ表示パネルの別の実施例を示す環路線図である
。 第６図は本発明による高い輝度とコントラストを持った
付勢ＥＬ表示パネルの更に別の実施例を示す環路線図で
ある。 第７Ａ図は表示モードが４０列またはグラフィック表示
モードから８０列表示モードへ切り換えられたときに、
ＣＲＴディスプレイで生じる文字のズレを示す図である
。 第７Ｂ図は第７Ａ図のズした文字がＥＬパネル上に表示
されたときに生じる文字の消失を示す図である。 第８図は本発明に従ってＥＬ表示パネルを動作する駆動
回路のブロック図である。 第９図は第８図の駆動回路で使われる動作信号のタイミ
ング図である。 第１０図は第８図の駆動回路の論理回路図である。 第１１図は第１０図の論理回路で使われる動作信号のタ
イミング図である。 ５１・・・コンピュータ、５３・・・インターフェース
回路、５７．５９．６１・・・列シフトレジスタ、Ｃ・
・・列ドライバ、６９．７１・・・行シフトレジスタ、
Ｒ・・・行ドライバ、８７．１１１．１１３・・・クロ
ック手段、１１５・・・文字データ開始検知手段、１１
７．１１９・・・文字データ開始時点同期手段、１２３
．１２５・・・位相調整手段、１２１・・・表示モード
検知手段、１０１・・・水平帰線消去インターバル、１
０３・・・垂直帰線消去インターバル、ＣＬＫ・・・ク
ロック信号、ＷＮＤＷ・・・窓信号、ＬＤＰＳ・・・ロ
ード信号、Ｈ５ＹＮＣＤ・・・水平同期信号、ＶＳＹＮ
ＣＤ・・・垂直同期信号。

Claims (21)

【特許請求の範囲】
1. （１）エレクトロルミネセンスディスプレイであって； 相互に交差する関係でマトリクスを形成するように配置
   された複数の導通性行及び列電極；上記両電極の交差点
   に配設された複数の蛍光体画素； 上記行電極の各々を所定の行付勢電圧で順次走査し、同
   時に走査されてない行電極に所定の消勢行電圧を印加す
   る手段； 各行電極の走査のため、所定パターンの列付勢及び列消
   勢電圧を印加する手段で、付勢列内の走査行の画素が該
   画素を蛍光発光させる所定の最小螢光発光電圧を越える
   差電圧を受取り、他の全画素が上記最小螢光発光電圧よ
   り小さい差電圧を受取ってそれら他の画素が螢光発光さ
   れない；及び 上記付勢電圧の少なくとも１つを上記最小螢光発光電圧
   以上に限定する手段；を備えて成るディスプレイ。
2. （２）前記最小螢光発光電圧をディスプレイの設計電圧
   として限定する手段をさらに備えた特許請求の範囲第１
   項のディスプレイ。
3. （３）前記行消勢電圧が、前記最小螢光発光電圧より低
   い差電圧を行付勢電圧に与える逆バイアス電圧である特
   許請求の範囲第１項のディスプレイ。
4. （４）前記列消勢電圧が、前記最小螢光発光電圧より低
   い差電圧を列付勢電圧に与える逆バイアス電圧である特
   許請求の範囲第１項のディスプレイ。
5. （５）複数の導通性行及び列電極が相互に交差する関係
   でマトリクスを形成するように配置され、複数の螢光体
   画素が上記両電極の交差点に配設され、行及び列ドライ
   バが付勢電圧を上記電極に選択的に印加し選択画素をル
   ミネセンス発光せしめるようなエレクトロルミネセンス
   ディスプレイの輝度及びコントラストを高める方法であ
   って； 行電極用の行付勢電圧及び列電極用の列付勢電圧を、組
   み合わされたとき、画素をルミネセンス発光させるのに
   必要な所定の最小電圧を越える差電圧を生じるように限
   定する段階で、上記付勢電圧の少なくとも１つが上記所
   定の最小電圧以上である段階； 行電極用の行消勢電圧を、列付勢電圧と組み合わされた
   とき、上記所定の最小電圧より小さい差電圧を生じるよ
   うに限定する段階； 列電極用の列消勢電圧を、行付勢電圧と組み合わされた
   とき、上記所定の最小電圧より小さい差電圧を生じるよ
   うに限定する段階； 行付勢電圧を少なくとも１つの選択された行電極に印加
   する段階； 行消勢電圧を残りの行電極に印加する段階；列付勢電圧
   を少なくとも１つの選択された列電圧に印加し、付勢行
   及び列電極の交差点の画素を発光させる段階；及び 列消勢電圧を残りの列電極に印加する段階；から成る方
   法。
6. （６）行及び列付勢電圧を限定する前記段階が、前記所
   定の最小電圧をエレクトロルミネセンスディスプレイの
   設計電圧として限定する段階を含む特許請求の範囲第５
   項の方法。
7. （７）消勢電圧を限定する段階の少なくとも１つが、ゼ
   ロでない消勢電圧を限定する段階を含む特許請求の範囲
   第５項の方法。
8. （８）行及び列付勢電圧を限定する前記段階が反対極性
   の電圧を限定する段階を含み、消勢電圧を限定する段階
   の少なくとも１つが、電極付勢電圧と極性が反対の消勢
   電圧をその電極用に限定することを含む特許請求の範囲
   第５項の方法。
9. （９）各々が複数行の文字データを有する連続したフレ
   ームのデータを伝送し、さらに伝送される文字データの
   各行毎の水平帰線消去インターバルと伝送される文字デ
   ータの各フレーム毎の垂直帰線消去インターバルを含む
   窓信号、伝送される各文字毎のロード信号、及び表示さ
   れる文字データの各行毎の水平同期信号を発生するよう
   なコンピュータ表示装置であって； 下記の各項を備えたエレクトロルミネセンス表示パネル
   ； （ａ）相互に交差する関係でマトリクスを形成するよう
   に配置された複数の導通性行及び列電極； （ｂ）上記両電極の交差点に配設された複数の螢光体画
   素； （ｃ）上記行電極の各々を所定の行付勢電圧で順次走査
   し、同時に走査されてない行電極に所定の消勢行電圧を
   印加する手段； （ｄ）各行電極の走査のため、所定パターンの列付勢及
   び列消勢電圧を印加する手段で、付勢列内の走査行の画
   素が該画素を螢光発光させる所定の最小螢光発光電圧を
   越える差電圧を受取り、他の全画素が上記最小螢光発光
   電圧よりｔ小さい差電圧を受取ってそれら他の画素が螢
   光発光されない；及び （ｅ）上記付勢電圧の少なくとも１つを上記最小螢光発
   光電圧以上に限定する手段； クロックパルスを発生するクロック手段； 各行の文字データの表示部分の開始を検知 する手段； 各行の文字データの表示モードを検知する 手段； 各行の文字データの表示部分の開始時点で 上記クロック手段を同期化し、その行の検知された表示
   モードに応じて上記クロック手段の位相を調整する手段
   ；及び 上記クロック手段に応答し、各行の文字デ ータの表示部分に対応した列付勢及び消勢両電圧の上記
   パターンを形成し、その行の検知された表示モードで各
   行の文字を表示する手段；を備えて成る装置。
10. （１０）前記最小螢光発光電圧をディスプレイの設計電
    圧として限定する手段をさらに備えた特許請求の範囲第
    ９項の装置。
11. （１１）前記行消勢電圧が、前記最小螢光発光電圧より
    低い差電圧を行付勢電圧に与える逆バイアス電圧である
    特許請求の範囲第９項の装置。
12. （１２）前記列消勢電圧が、前記最小螢光発光電圧より
    低い差電圧を列付勢電圧に与える逆バイアス電圧である
    特許請求の範囲第９項の装置。
13. （１３）文字データ行の表示部分の開始を検知する前記
    手段が、前記窓信号の後端縁を検知し且つその後に続く
    ロード信号の検知によって表示部分の開始を認識する手
    段を備えた特許請求の範囲第９項の装置。
14. （１４）表示モードを検知する前記手段が、８０列表示
    モードを４０列またはグラフィック表示モードから識別
    する手段を備えた特許請求の範囲第９項の装置。
15. （１５）表示モードを検知する前記手段が、文字データ
    行毎の水平同期信号の間に生じるロード信号の数をカウ
    ントし且つその数から列毎に表示モードを求める手段を
    備えた特許請求の範囲第９項の装置。
16. （１６）８つのロードパルスのカウントが８０列表示モ
    ードを指示する特許請求の範囲第１５項の装置。
17. （１７）８より小さいロードパルスのカウントが４０列
    表示モード及びグラフィック表示モードを指示する特許
    請求の範囲第１５項の装置。
18. （１８）表示モードを検知する前記手段が、水平同期信
    号の間に生じるロード信号の周波数を検知し且つ該周波
    数から表示モードを求める手段を備えた特許請求の範囲
    第９項の装置。
19. （１９）２つの所定の周波数のうち高い方が検知された
    ときに８０列表示モードを識別し、上記２つの所定の周
    波数のうち低い方が検知されたときに４０列またはグラ
    フィック表示モードを識別する手段を備えた特許請求の
    範囲第１８項の装置。
20. （２０）前記同期手段が、４０列またはグラフィック表
    示モードが検知されたら前記水平同期信号の終わりでク
    ロック手段を同期化し且つ８０列表示モードが検知され
    たら前記水平同期信号の終った後の１画素のクロック手
    段を同期化する手段を備えた特許請求の範囲第９項の装
    置。
21. （２１）前記同期手段が、４０列またはグラフィック表
    示モードが検知されたら文字データ行の文字部分の開始
    時点にクロック手段を同期化し且つ８０列表示モードが
    検知されたら文字データ行の表示部分の開始時点にクロ
    ック手段を同期化しさらにクロック手段の位相を９０°
    シフトする手段を備えた特許請求の範囲第９項の装置。