JPS62280949A - メモリ誤書込み防止回路 - Google Patents
メモリ誤書込み防止回路Info
- Publication number
- JPS62280949A JPS62280949A JP61124110A JP12411086A JPS62280949A JP S62280949 A JPS62280949 A JP S62280949A JP 61124110 A JP61124110 A JP 61124110A JP 12411086 A JP12411086 A JP 12411086A JP S62280949 A JPS62280949 A JP S62280949A
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- JP
- Japan
- Prior art keywords
- write
- gate
- memory
- system memory
- signal
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概要〕
プロセッサ側のメモリをＤＭＡ制御回路によりアクセス
する回路に於いて、メモリにライトゲートを設け、ＤＭ
Ａ制御回路出力のＤＭＡ制御信号によりライトゲートを
セットしてメモリに対する書込みを禁止し、且つライト
ゲートのリセットも禁止する。
する回路に於いて、メモリにライトゲートを設け、ＤＭ
Ａ制御回路出力のＤＭＡ制御信号によりライトゲートを
セットしてメモリに対する書込みを禁止し、且つライト
ゲートのリセットも禁止する。
本発明はダイレクトメモリアクセス（ＤＭＡ）制御によ
りメモリにアクセスするシステムに於いて、ＤＭＡによ
りメモリにアクセスする時の誤書込み防止回路に関する
ものである。
りメモリにアクセスするシステムに於いて、ＤＭＡによ
りメモリにアクセスする時の誤書込み防止回路に関する
ものである。
従来の技術によると装置運用上の重要なデータが格納さ
れるシステムメモリ内の特定領域に就いては、該特定領
域からの続出しは容易に行えるが、書込みは慎重に行わ
れる様にして記憶内容を保護している。
れるシステムメモリ内の特定領域に就いては、該特定領
域からの続出しは容易に行えるが、書込みは慎重に行わ
れる様にして記憶内容を保護している。
此のため普通前記特定領域へのアクセスに対しては書込
み制御用のゲートを設け、書込みを行う時は先づ此の書
込み制御用のゲートをオープンした後、特定領域に対す
る書込みを行う様にしていた。
み制御用のゲートを設け、書込みを行う時は先づ此の書
込み制御用のゲートをオープンした後、特定領域に対す
る書込みを行う様にしていた。
第３図は従来の書込み回路の一例を示す図である。
図中、１はプロセッサ、２は外部装置、３はシステムメ
モリ、４はＤＭＡ制御回路、５は書込み制御用ゲート、
６はワークメモリである。尚以下全図を通じ同一記号は
同一対象物を表す。
モリ、４はＤＭＡ制御回路、５は書込み制御用ゲート、
６はワークメモリである。尚以下全図を通じ同一記号は
同一対象物を表す。
第３図はプロセッサ１側に設けられているシステムメモ
リ３及びワークメモリ６をＤＭＡによりアクセスする場
合の一例を示している。
リ３及びワークメモリ６をＤＭＡによりアクセスする場
合の一例を示している。
此の場合、システムメモリ３にはシステム運用上特に重
要なデータが格納される様にし、一般のワークメモリ６
とは異なる扱いをする。
要なデータが格納される様にし、一般のワークメモリ６
とは異なる扱いをする。
従ってシステムメモリ３には凹込み制御用ゲート５を設
け、プロセッサ１が書込みを行う時は、先づ此の書込み
制御用ゲート５をオープンし、其の後にメモリ３に対す
る書込みを行い、書込み終了と共に書込み制御用ゲート
５を自動的にリセットしてクローズする手順を採ってい
る。
け、プロセッサ１が書込みを行う時は、先づ此の書込み
制御用ゲート５をオープンし、其の後にメモリ３に対す
る書込みを行い、書込み終了と共に書込み制御用ゲート
５を自動的にリセットしてクローズする手順を採ってい
る。
外部装Ｗ２からシステムメモリ３にアクセスする場合も
同様に外部装置２はＤＭＡ制御回路４を駆動してプロセ
ッサ１の動作を停止させてから書込゛み制御用ゲート５
をオープンし、其の後にシステムメモリ３に対する書込
みを行い、書込み終了と共に書込み制御用ゲート５を自
動的にリセットしてクローズする手順を採っている。
同様に外部装置２はＤＭＡ制御回路４を駆動してプロセ
ッサ１の動作を停止させてから書込゛み制御用ゲート５
をオープンし、其の後にシステムメモリ３に対する書込
みを行い、書込み終了と共に書込み制御用ゲート５を自
動的にリセットしてクローズする手順を採っている。
然しシステムメモリ３の記憶内容を保護する為普通は運
用上プロセッサ１以外からの書込みは行わない様にして
いる。
用上プロセッサ１以外からの書込みは行わない様にして
いる。
此の様に従来はシステムメモリ３に書込み制御用ゲート
５を付加して誤書込みを防止する方法を採っている。
５を付加して誤書込みを防止する方法を採っている。
然しなから上記従来方式ではプロセッサ１と外部装置２
が非同期状態で運転されている場合、プロセッサ１が書
込み制御用ゲート５をオープンした時、たまたま外部装
置２がＤＭＡによりシステムメモリ３をアクセスしてメ
モリ内容を書き替えると、ＤＭＡ制御回路４がアクセス
した後書込み制御用ゲート５をリセットしてクローズす
るのでプロセッサ１からの書き替え信号が無効となり、
結果としてシステムメモリ３の内容が変わらないので誤
書込みが生ずると云う欠点があった。
が非同期状態で運転されている場合、プロセッサ１が書
込み制御用ゲート５をオープンした時、たまたま外部装
置２がＤＭＡによりシステムメモリ３をアクセスしてメ
モリ内容を書き替えると、ＤＭＡ制御回路４がアクセス
した後書込み制御用ゲート５をリセットしてクローズす
るのでプロセッサ１からの書き替え信号が無効となり、
結果としてシステムメモリ３の内容が変わらないので誤
書込みが生ずると云う欠点があった。
〔問題点を解決するだめの手段］
上記問題点は第１図の原理図に示す様にプロセッサ１側
のシステムメモリ３をＤＭＡ制御回路４によりアクセス
する回路に於いて、Ｄ Ｍ Ａ Ｈｉｌ＋御回路４出力
のＤＭＡ制御信号により制御され、システムメモリ３！
への書込み信号を抑止するゲート８ｃと、システムメモ
リ３に対するアクセス終了した後、書込み信号発信部８
ａのリセ７）を禁止するゲート８ｂを設けることにより
より解決される。
のシステムメモリ３をＤＭＡ制御回路４によりアクセス
する回路に於いて、Ｄ Ｍ Ａ Ｈｉｌ＋御回路４出力
のＤＭＡ制御信号により制御され、システムメモリ３！
への書込み信号を抑止するゲート８ｃと、システムメモ
リ３に対するアクセス終了した後、書込み信号発信部８
ａのリセ７）を禁止するゲート８ｂを設けることにより
より解決される。
（作用〕
本発明に依るとＤＭＡ制御回路４からＤＭＡ制御信号が
出ている場合には、ゲート８ｃはアクセスされでもシス
テムメモリ３に対する書込み信号の発信を抑え、且つシ
ステムメモリ３に対するアクセス終了後出されるリセッ
ト信号をゲート８ｂにより抑えるので従来方式に於いて
発生した様な誤書込みがなくなると云う効果が生まれる
。
出ている場合には、ゲート８ｃはアクセスされでもシス
テムメモリ３に対する書込み信号の発信を抑え、且つシ
ステムメモリ３に対するアクセス終了後出されるリセッ
ト信号をゲート８ｂにより抑えるので従来方式に於いて
発生した様な誤書込みがなくなると云う効果が生まれる
。
第２図は本発明に依るメモリ誤書込み防止回路の一実施
例を示す図である。
例を示す図である。
図中、８はライトゲート、８ａは書込み信号発信部（Ｆ
Ｆ）、８ｂ、８Ｃは夫々ゲート、９はデコーダである。
Ｆ）、８ｂ、８Ｃは夫々ゲート、９はデコーダである。
本発明に於いても従来方式と同じくシステムメモリ３に
対してアクセスする時は先づライトゲート８にアクセス
してからシステムメモリ３にアクセスし、アクセス終了
と共にライトゲート８をリセットする制御手順を取る。
対してアクセスする時は先づライトゲート８にアクセス
してからシステムメモリ３にアクセスし、アクセス終了
と共にライトゲート８をリセットする制御手順を取る。
然し本発明のＤＭＡ制御回路４は其の出力であるＤＭＡ
制御信号によりライトゲート８がシステムメモリ３に対
して出す書込み信号を抑え、且つアクセス後のライトゲ
ート８のリセット信号も抑える。
制御信号によりライトゲート８がシステムメモリ３に対
して出す書込み信号を抑え、且つアクセス後のライトゲ
ート８のリセット信号も抑える。
即ち、プロセッサ１がシステムメモリ３に書込みを行う
時は従来方式と同じく先づデコーダ９を駆動してライト
ゲート８に対しライトゲート信号を出して書込み信号発
信部８ａ（フリップフロップで構成される）をオンとす
る。
時は従来方式と同じく先づデコーダ９を駆動してライト
ゲート８に対しライトゲート信号を出して書込み信号発
信部８ａ（フリップフロップで構成される）をオンとす
る。
又デコーダ９はシステムメモリ３に対しセレクト信号を
出す。
出す。
書込み信号発信部８ａがオンし、且つＤＭＡ制此の様に
してプロセッサ１はシステムメモリ３に対し書込みを行
う。
してプロセッサ１はシステムメモリ３に対し書込みを行
う。
書込みが終了するとプロセッサ１はデコーダ９を駆動し
てシステムメモリ３に対するセレクト信号を停止する。
てシステムメモリ３に対するセレクト信号を停止する。
此のセレクト信号停止によりゲート８ｂ経由で書込み信
号発信部８ａをオフとし、以後システムメモリ３に対す
る書込みを禁止状態にする。
号発信部８ａをオフとし、以後システムメモリ３に対す
る書込みを禁止状態にする。
次に外部装置２からアクセスする場合、外部装置２がＤ
Ｍ Ａ Ｉｆ御回路４を駆動すると、ＤＭＡ制御回路
４はプロセッサ１に対して割り込みをかけると同時にラ
イトゲート８内蔵のゲート８ｂ、８Ｃをインヒビノドす
る。
Ｍ Ａ Ｉｆ御回路４を駆動すると、ＤＭＡ制御回路
４はプロセッサ１に対して割り込みをかけると同時にラ
イトゲート８内蔵のゲート８ｂ、８Ｃをインヒビノドす
る。
此の結果、板金書込み信号発信部８ａがオンになっても
ゲート８Ｃがインヒビノドされているのでシステムメモ
リ３に対し書込み信号は出ない。
ゲート８Ｃがインヒビノドされているのでシステムメモ
リ３に対し書込み信号は出ない。
又ＤＭＡ制御回路４のアクセス終了後、書込み信号発信
部８ａをリセットする信号を出してもゲート８ｂがイン
ヒビノドされているので書込み信号発信部はリセ−／
）されない。
部８ａをリセットする信号を出してもゲート８ｂがイン
ヒビノドされているので書込み信号発信部はリセ−／
）されない。
以上詳細に説明した様に本発明によれば、外部装置がＤ
ＭＡによりシステムメモリに対するアクセスを行ったた
めシステムメモリの内容が書き替えられるのを防止出来
ると云う大きい効果が生まれる。
ＭＡによりシステムメモリに対するアクセスを行ったた
めシステムメモリの内容が書き替えられるのを防止出来
ると云う大きい効果が生まれる。
第１図は本発明の原理図である。
第２図は本発明に依るメモリ誤書込み防止回路の一実施
例を示す図である。 第３図は従来の書込み回路の一例を示す図である。 図中、１はプロセッサ、２は外部装置、３はシステムメ
モリ、４はＤＭＡ制御回路、５は書込み制御用ゲート、
６はワークメモリ、８はライトゲート、８ａは書込み信
号発信部、８ｂ、８ｃは夫々ゲート、９はデコーダであ
る。 ８ｂ ８ａ 本発明の原理図 第１図
例を示す図である。 第３図は従来の書込み回路の一例を示す図である。 図中、１はプロセッサ、２は外部装置、３はシステムメ
モリ、４はＤＭＡ制御回路、５は書込み制御用ゲート、
６はワークメモリ、８はライトゲート、８ａは書込み信
号発信部、８ｂ、８ｃは夫々ゲート、９はデコーダであ
る。 ８ｂ ８ａ 本発明の原理図 第１図
Claims (1)
- 【特許請求の範囲】 プロセッサ（１）側に設けられ、書込み信号発信部（８
ａ）により書込み時に制御されるシステムメモリ（３）
をダイレクトメモリアクセス制御回路（４）によりアク
セスする回路に於いて、 前記ダイレクトメモリアクセス制御回路（４）出力のＤ
ＭＡ制御信号により制御され前記メモリ（３）をへの書
込み信号を抑止するゲート（８ｃ）と、前記メモリ（３
）に対するアクセス終了した後、前記書込み信号発信部
（８ａ）のリセットを禁止する、ゲート（８ｂ）を設け
たことを特徴とするメモリ誤書込み防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124110A JPS62280949A (ja) | 1986-05-29 | 1986-05-29 | メモリ誤書込み防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124110A JPS62280949A (ja) | 1986-05-29 | 1986-05-29 | メモリ誤書込み防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62280949A true JPS62280949A (ja) | 1987-12-05 |
Family
ID=14877167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61124110A Pending JPS62280949A (ja) | 1986-05-29 | 1986-05-29 | メモリ誤書込み防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62280949A (ja) |
-
1986
- 1986-05-29 JP JP61124110A patent/JPS62280949A/ja active Pending
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