JPS62281047A - デ−タの出力制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野） 本発明は、データ処理システムに於けるデータの出力制
御方式に関する。

（従来技術と問題点） 所謂ワンチップｃｐｕ　’（ｌ−使用したデータ処理シ
ステムでは、制御装置から被制御装置に対して行なわれ
る制御がＣＰＴＪから出力されるデータに基いて行なわ
れ、このデータは通常ＣＰＵからのライトモード信号（
以下、ＷＲ倍信号いう。）によって被制御装置に取シ込
まれるようになっている。

従来は、上記ＷＲ倍信号被制御装置にアクセスするため
のアクセス信号（以下、Ｉ　０ＩＬＱ信号という。）と
同時に出力されるので、被制御装置へのデータの取シ込
み動作が当咳制御装置の立ち上シと同時に生起する。従
って被制御装置が完全に立ち上らないうちにデータの取
シ込み動作が進行するという事態が生ずることがあシ、
被制御装置に於いて正しくデータが受信されないことが
ある。

（発明の目的） 本発明は以上の問題点を解決すべく提案するもので、被
制御装置でのデータの取り込みが確実に行なわれるデー
タの出力制御方式を得ることを目的とする。

（発明の概要） 上記目的のため、本発明は、ＣＰＵからＷ１信号及び閣
信号が出力されてから、例えばＣＰＵのクロック信号に
よって設定した遅延時間ののち被制御装置にデータの取
シ込み命令を出力するようにしたものであシ、具体的に
はＷ１信号とＩ　ＯＲＱ信号のアンド論理出力から上記
クロック信号の１周期後に出力を生起するようになした
信号遅延手段を制御装置内に設けるようにしたものであ
る。

（実施例の構成） 第１図は本発明の実施例の主要部を示した回路図である
。

第１図に示すように、制御装置ＣＣには、制御全般を行
なうＣＰＵ　１、ＣＰＵ　１にクロック信号を供給する
クロック発振器２、ＣＰＵ　１が出力するアドレスコー
ドを被制御装置ＣＯＵの番号に展開するデコーダ３、Ｃ
ＰＵ　１が出力するデータの被制御装置ＣＱＵへの送出
を制御するゲート４、及びＣＯＵ　１が出力するＷ１信
号とＩ　ＯＲＱ信号から被制御装置ＣＯＵへのデータの
取シ込みを指示する信号（以下、謹信号という。）を生
成するための信号遅延回路５が設けられ、また被制御装
置ＣＯＤには、制御装置ＣＣからのデータを取シ込んで
保持するラッチ回路１１及びこのラッチ回路１１に前信
号を伝達するアンドダート１２が設けられている。

上記信号遅延回路５は、２つのＤタイプフリッグフロッ
７”（以下、スリップフロップという。）５１．５２１
を縦列に結合し、前段の７リツプフロツゾ５１の入力端
子Ｄ　Ｋ　ｌ０ＲＱ信号と］信号のアンド論理が入力さ
れ、前段の７リツプフロツプ５１の出力端子Ｑと後段の
７リツグフロツグ５２の出力端子百に出力される信号の
アンド論理會ｌ０ＷＳ信号とするように構成されている
。すなわち、ＣＰＵ　１のＷ１端子とｌ０ＲＱ端子とが
アンド？−）５３の２つの入力端子に接続され、その出
力端子が前段の７リツプフロツプ５１の入力端子りに接
続され、前段のスリップフロップ５１の出力端子Ｑが後
段のスリップフロップ５２の入力端子りに接続され、２
つのスリップフロップ５１．５２のクロック端子ＣＫが
クロック発振器２に接続され、更にスリップフロップ５
１の出力端子Ｑと７リツプフロツゾ５２の出力端子てが
アンドダート５４の２つの入力端子に接続され、当該ア
ンドゲート５４の出力端子から得られる信号ｆｌＯＷｓ
信号とするようにしである。

デコーダ３の入力側にはアドレスバス＆ｄのＩＯ指定ラ
インが接続されてお９、その出力側の各ラインは各被制
御装置ＣＯＤ　（被制御装置ＣＯＤは複数個設備されて
いる。）のアンドｒ−）１２０一方の入力端子に接続さ
れている。また、当該デコーダ３０制御端子はＣＰＵ　
１のＴＯＴｔＱ端子に接続されておシ、データを送出す
べき被制御装置ＣＯＵはｌ０ＲＱ信号が出力されたとき
アドレスデータが当該デコーダ３で展開されて指定され
るようになっている。

また、ｒ−）４の制御端子はＣＰＵ　ｉのｌ０ＲＱ端子
に接続されておシ、被制御装置ＣＯＵ側へのデータの送
出はπ頭信号が出力されたときに行なわれるようになっ
ている。

また、被制御装置ＣＯＵに於いて、データの取シ込み回
路は、前記デコーダ３から出力される番号指定信号（Ｃ
０ＩＪＩ　〜ＣＯＵユ）と前記前信号とのアンド論理を
アンドｒ−）１２でとり、その結果によって制御装置Ｃ
Ｃから送出されたデータをラッチ回路１１で記憶保持す
るように構成されている◎（実施例の作用） 第２図は、本発明に係るライトモードのタイミング図で
ある。以下、この第２図を参照して実施例の動作を説明
する。

ＣＰＵ　１の処理サイクルで被制御装置ＣＯＤに対する
データの書き込み時（ライトモード）前では、ＣＰＵ　
１のＷ１端子とＩ　ＯＲＱ端子はともにハイレベル（以
下、ハイレベルｔ−ｕ＃と記述する。）にあるため、信
号遅延回路５のアンドｅ−）５３は″Ｈ＃を出力してお
シ、フリッ７″７０ッ７’５１０入力端子りは＠■”に
なっていてその出力端子Ｑは”Ｈ”となっている。また
７リツノフロツｆ５１の出力端子Ｑが１Ｈ１であること
によシ、ソリツノフロッグ５２の入力端子りが＠Ｈ”と
なっていてその出力端ｒＡ　　） 子方はローレベル（以下、ローレベルを“Ｌ″と記述す
る。）にあり、従って７リツプフロツゾ５４の入力端子
は一方が１Ｈ＃、他方がＬ＃であってその出力端子はＨ
”であシ、従って、信号遅延回路５からは蓮催号は出力
されていない。

ＣＰＵ　１の処理サイクルで被制御装置　ＣＱＵに対す
るデータの書込み時（ライトモード）になると、第２図
に示すように、第１周期Ｔ！のクロック信号の立ち上シ
でＣＰＵ　１はアドレスライン＆ｄにデータ送付先の被
制御装置ＣＯＤのアドレスコードを送出する。また、第
１周期Ｔ！のクロック信号の立ち下りでＣＰＵ　１は送
出すべきデータをデータバスｄｅに出力する。

次に第２周期Ｔ１になると、クロック信号の立ち上シで
ＣＰＵ　１はＷ１端子とｌ０ＲＱ端子を共に”Ｌ″とす
る。ｌ０ＲＱ端子が１Ｌ＃になったことは、当該端子に
ｌ０ＲＱ信号が出力されたことを意味し、このｌ０ＲＱ
信号はＣＰＵ　１が被制御装置ＣＯυにアクセスするこ
とを示す。また、Ｗ１端子が１Ｌ＃になったことは、当
該端子にＷ１信号が出力されたこと全意味し、との■信
号は上記アクセスが被制御装置ＣＯＤに対するデータの
書き込みのためのもの（ライトモード）でおることを示
している。

両信号の出力によってデコーダ３はアドレスバスａｄに
出力されているアドレスコードを機器番号に展開し、例
えば第１番目の出力線貸方１に“Ｌ”信号を出力する。

これによって第１番目の被制御装置ＣＯＵが指定された
こととなる。また、とのｌ０ＲＱ信号の出力によってｒ
−ト４が導通し、データバスｄｏに出力されているデー
タが被制御装置ＣＱＵ側に、すなわちデータ出力線ＤＴ
Ｒに出力される。

また、ＣＰＵ　１のＷＲ端子と回端子とがともに１Ｌ”
となったことでアンドｆ　−ト５３の出力端子は＠Ｌｊ
ｌとなシ、フリツプフロツプ５１の入力端子りが″Ｌ＃
となる。このときは未だフリップフロップ５１の出力端
子Ｑは”Ｈ＃のままでおる。

次に第３周期Ｔ３になると、フリツプフロツプ５１の入
力端子りが１Ｌ＃となっていることによシ、クロック信
号の立ち上）で当該フリツプフロツプ５１の出力端子Ｑ
が′″Ｈ＃からＬ＃に反転する。このときフリラグフロ
ッグ５２の出力端子百は“Ｌｌであるのでアンドダート
５４の２つの入力が共に“Ｌ″となシ、その出力は＠Ｈ
′から″Ｌ”に反転する・すなわち、信号遅延回路５か
らｌ０ＷＳ信号が出力されたことになる。

次に第４周期Ｔ４になると、フリップフロッグ５工の入
力端子りは″Ｌ＃でアシ、また７リツゾ７０ツｆ５２０
入力端子りも７リツｆ７０ツブ５１の出力端子Ｑが“Ｌ
″でおることによυ１Ｌ＃であるので、クロック信号の
立ち上りで７リツデフロツｆ５１の出力端子Ｑ及びフリ
ップ７０ツブ５２の出力端子でか共に＠Ｌ“から“Ｈ＃
に反転し、これらを入力とするアンドｒ　−）　５４の
出力が″Ｌ”から１Ｈ＃に反転する。すなわち信号遅延
回路５からの化■信号が消滅する。

以上のように、ＩＱＷ８信号はライトモードの第３周期
の始めに生起して第４周期の始めに消滅する。

第４周期Ｔ４のクロック信号の立ち下υでＣＰＵ１はＷ
１端子及びｌ０ＲＱ端子をＨ＃とし、Ｗ１信号及び石頭
信号を消滅させる。π両信号の消滅によってデコーダ３
の第１番目の出力線Ｕ１の１Ｌ″″信号が消滅し、第１
番目の被制御装置ＣＯＤの指定が解かれる。

以上の４周期Ｔ！〜Ｔ４で１つの被制御装置ＣＯＵに対
するデータの誓き込み処理が終了し、次のライトモード
の第１周期Ｔ！でＣＰＵ　１はアドレスラインａｄに出
力しているアドレスコードヲ次に指定する被制御装置Ｃ
ＯＤのコードに変化させ、第２図には示さないが、次の
ライトモードの第２周期Ｔ１ｔに於いて、前記と同様に
ｌ０ＲＱ信号によってデコーダ３の第２番目の出力線茹
−に“Ｌ＃倍信号出力され、第２番目の被制御装置ＣＯ
Ｄが指定される。

以上の動作が複数個の被制御装置ＣＯＤについて順次行
なわれていく。

次に被制御装置ＣＯＵ内の動作を説明する。

前記したようにライトモードの第２周期Ｔ１の始めでデ
コーダ３０Ｍ１番目の出力線ＣＯＵ！に＠Ｌ＃Ｌ″が出
力されて第１番目の被制御装置ＣＯＤが指定されると、
アンドｅ−）１２の一方の入力（第１図で上側の入力）
がＬ’となる。このとき当該アンドゲート１２の他方の
入力（第１図で下側の入力）は未だ″Ｈ”であるのでそ
の出力は＠Ｈ”のまま変化しない。

第３周期Ｔ３になって前記のように制御装置ＣＣの信号
遅延回路５からｉ信号が出力されるとアンドダート１２
の２つの入力は共に１”となってその出力が＠Ｌ”とな
る。このアンドｒ−）１２の１Ｌ＃出力によって、帥記
データ出力線ＤＴＨに出力されているデータがラッチ回
路１１内に保持される。すなわち、被制御装置ＣＯＤで
のデータの取り込みが完了する。

上記データの取シ込み動作に於いて、ｌ０ＷＢ信号が出
力されたときには、すでにその１周期的ＫＩＯＲＱ信号
によってデコーダ３による、被制御装置ＣＯＤの指定が
完了しておシ、かつダート４が導通しているデータ出力
線ＤＴＨにデータが出力されている状態にある。すなわ
ち、被制御装置ＣＯＵ側へのデータの伝送準備が充分に
なされてから（被制御装置ＣＯＤの動作が充分に立ち上
シ、かつ被制御装置ＣＯＵ側へのデータバス（ＤＴＲ）
の過渡現象がなくなってから）当該被制御装置ＣＯＤで
のデータの取り込み動作が行なわれるようになっている
。

（発明の効果） 以上に説明したように、本発明は、ＣＰＴＩからＷ１信
号及びπ頭信号が出力されてからしばらくして（ＣＰＵ
のクロック信号で設定さ扛る遅延時間ののちに）被制御
装置にデータの取シ込み信号を出力するように構成した
ものであシ、被制御装置側の動作が完全に立ち上ったの
ちにデータの取シ込みが行なわれるため伝送するデータ
にｍｂが生ずることが非常に少なくなるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は動作を
示すタイミング図である。 （主な記号） ＣＣ・・・制御装置、　　ＣＯＵ・・・被制御装置、１
・・・ＣＰＵ　、　　　　　　５・・・信号遅延回路、
１１・・・ラッチ回路。

Claims (3)

【特許請求の範囲】
1. （１）制御装置から出力されるデータに基いて被制御装
   置が制御されるデータ処理システムに於いて、制御装置
   のＣＰＵからライトモード信号と被制御装置へのアクセ
   ス信号が出力されてから設定時間の遅延ののち、被制御
   装置にデータの取り込み信号を送出するようにしたデー
   タの出力制御方式。
2. （２）ライトモード信号とアクセス信号のアンド論理で
   起動し、ＣＰＵのクロック信号に基ずく遅延時間ののち
   出力を生起する信号遅延手段によってデータの取り込み
   信号を生成するようにした特許請求の範囲第１項に記載
   のデータの出力制御方式。
3. （３）信号遅延手段が複数のＤタイプフリップフロップ
   を縦列結合した回路である特許請求の範囲第２項に記載
   のデータの出力制御方式。