JPS62281049A

JPS62281049A - デ−タ通信回路

Info

Publication number: JPS62281049A
Application number: JP12537886A
Authority: JP
Inventors: Yasuo Imanishi; 泰雄今西; Hidehiko Tobe; 戸部　英彦
Original assignee: Yokogawa Medical Systems Ltd
Current assignee: GE Healthcare Japan Corp
Priority date: 1986-05-30
Filing date: 1986-05-30
Publication date: 1987-12-05
Also published as: JPH0451865B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明（産業上の利用分野）本発明はプロセッサ（コンピュータ若しくはシーケンス
制御装置）相互間のデータのやりとりを行うデータ通イ
５；回路に関する。

（従来の技術）物理的に近距帥に置かれた複数のプロセッサが相互にデ
ータの交換を行うときに、一般に第４図に示すような方
式が採られている。図において、１．２は相互にデータ
の交換をｔｌうプロセッサ、３はプロレッリー１からプ
［」レッサ２に信号を伝送するときに用いるレジスタで
、４（ユプロヒツサ２からプロセラｌＪ′１に信舅を伝
送するときに用いるレジスタである。この方式ではプロ
セッサ１からプロセッサ２に信号を伝送するときに１デ
ータをレジスタ３に入れ、割込信号をプロセッサ２に送
り、プロセッサ２の割込処理を持ってレジスタ３に入れ
られた信号をプロセッサ２に送る。送り終るとプロセッ
サ１からレジスタ３にデータを入れ、割込信号を送ると
いう動作を繰返す。プロセッサ２からプロセラ；す１に
データを伝送する場合も同様にレジスタ４にデータを入
れプロセッサ１に割込信号を送りプロセッサ１の割込処
理後レジスタ４から信号をプロセッサ１に送る。この方
式は割込処理を１データ受信毎に行うｌζめ通信速度が
遅くなるという欠点があった。

通信速度の速いデータ伝送を要求される場合には、第５
図に示すような方式が用いられている。

図において、第４図と同じ部分には同じ符号を付しであ
る。５は第４図のレジスタ３に代って用いたＦ　ｒＦｏ
　（Ｆｉｒｓｔ　　Ｉｎ　Ｆｉｒｓｔ　　０ｕｔ）メモ
リ（以下ＦＩＦＯという）で、６はレジスタ４に代って
用いたＦＩＦＯである。プロセッサ１から送られる信号
はＦ　Ｉ　ＦＯ５に入れられ、Ｆ　ｒ　ＦＯ５が満杯に
なるまで書き込まれ、満杯になったときに割込信号が送
られプロセッサ２が割込処理を行うのを持って、ＦＩＦ
Ｏ５からデータを伝送する。

この方式では１回の割込処理によってＦＩＦＯの容量で
決まるデータ■の受信ができるために比較的速度が速く
プロセッサの負荷も軽い。

（発明が解決しようとする問題点）上述の第４図、第５図に示す方式は何れもデータのみの
通信であって、複数データからなる電文を送受信するた
めには、電文の先頭及び最終を示すデータパターンを定
めるとか、データの内容例えば宛名９本文等の種別ごと
にその数量を固定数として定め、その送信類を決めると
かの所謂予め定められた電文形式に基づく通信が必要で
あり、定められた形式から外れた場合、例えば、伝送中
における文字の脱落、ノイズ等ににる文字の増加などの
ために電文全体の送受が終った時点で、例えば全字数の
ヂエック、パリティチ］、ツクなどのチェック手段によ
り誤りのあることが分ったどき、誤りのある箇所が不明
であるため電文全体を放棄せざるを得ず、再伝送が必要
となる。その時点ではレジスタ３又はＦ　（ＦＯ５には
次のデータが入っているため、それを廃棄して再送づ−
るなどの例外処置を行うために時間の消失が多く、又、
プロセッサもソフトウェア上大きな負担となっていた。

本発明は上記の点に鑑みてなされたもので、その目的は
、電文が単にデータの時系列によることなく、個々の１
７″−夕毎にそのデータの識別を可能ならしめ、伝送ミ
スがあった場合にもその部分のみの再送でづみ、プロセ
ッサーのソフトウェア上の負担を少なくした複数プロセ
ッサ間のデータの送受を行うデータ通信回路を実現する
ことにある。

（問題点を解決するための手段）前記した問題点を解決する本発明は、プロセッサ相互間
のデータのやりとりを行うデータ通信回路において、各
プロセッサの送信側に少なくとも２個の通信用データ出
力ポートを、受信側に前記通信用データ出力ポートに通
信ラインによってそれぞれ接続された少なくとも２個の
入力ポートを設け、前記通信用データ出力ポートの少な
くとも１個にはデータを、他の少なくとも１個には前記
データに対応するアドレス信号を書き込んで送信し、前
記入力ポートによりそれぞれ別個に受信して、前記デー
タを前記アドレス信号により識別し得るようにしたこと
を特徴とするものである。

（作用）送信側では、通信用データレジスタに送信データ及びア
ドレスデータを書き込んで別個に送信し、受信側では、
送信されてくる送信データ及びアドレスデータを入力ポ
ートで受けて、それぞれ別個に読み出し、読み出した受
信データを対応した受信アドレスによって識別り−る。

（実施例）以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例を示すブロック図である。図
において、１０はデータを通信用データ　。

出力ポートを経由して送信するプロセッサで、該プロセ
ッサ１０はレジスタを通信用データ出力ポートとした通
信用データレジスタ１１にデータを書き込み、同じくレ
ジスタを出力ポートとした通信用データレジスタ１２に
該当アドレスを書き込む。１３は前記アドレス信号を復
調して書き込みアドレス信号及びデータ送信割込信号を
出力するアドレスデコーダである。

２１はプロセッサ１０と通信用データレジスタ１１を結
ぶデータバス、２２はプロセッサ１０と通信用データレ
ジスタ１２を結ぶアドレスバスで、アドレスデコーダ１
３にも接続されている。５１は通信用データレジスタ１
１から通信ライン１０Ｏを経て送信データを受（づる入
力ポート、５２は通信用データレジスタ１２から通信ラ
イン１０１を経て前記送信データに対応Ｊ−るアドレス
信号を受ける入力ポートである。５３はプロヒラ’Ｊ−
５４からアドレス信号を受け、入カポ−１〜５１，５２
の受信した信号を読み出づための読み出しアドレスを出
力するアドレスデコーダである。６１は入力ポート５１
．５２からの受信データをプロセッサ５４に送るデータ
バス、６２はプ１］セッ１す５４からアドレスデコーダ
５３に信号を送るアドレスバス、１０３はアドレスデコ
ーダ１３からプロセッサ５４にデータ送信割込イ３号を
送るデータ送信割込信号ラインである。

上記のように構成された実施例の動作を説明する。プロ
セッサ−１０からプロヒラ１ノー５４にデータを送るに
当り、予め送られるデータの態様を定めておく。その例
を第２図に示す。同図はプロセラ１ノ１０に設Ｅプだ通
信用データレジスタ１１に割当てたアドレス領域を示し
ている。図において、α。

β、γ、δは仮に定めたアドレスの単位で、それぞれの
領域には１６の文字、記号を書くことができる。１つの
レジスタには通常１つの番地を割当てるが、本実施例Ｃ
は通信用データレジスタ１１に複数の番地を割当てる。

例えば１６進数の＄ＯＯ〜＄４０迄の番地を割当てるも
のとし、α領域即ち＄００〜＄ＯＦには情報０（例えば
住所）。

β領域即ち＄００〜＄１Ｆには情報１．同様にγ領域即
ち＄２０〜＄２Ｆには情報２．β領域即ち＄３０〜＄３
Ｆには情報３を書き込むものとプロセッサ５４との間で
定めておく。図中、α領域中のラインである。ａ、ｂ、
ｃ等は８ビツトの１文字を表わしており、それぞれアド
レス＄００．＄０１、＄０２に対応している。

今、プロセッサ１０　ｈｓ　Ｉろプロセッサ５４に成る
一連の電文を送（ｉ−ｉ　ｔ、ようど覆るどき、プロセ
ッサ１０は第２図に示した＄００〜＄４０のアドレスに
データの店す゛込みを行う。このとき＄ＯＯ〜＄４０の
どのアドレスを指定してもそのデータはデータバス２１
を経て通信用データレジスタ１１に書き込まれる。従っ
て、先の例の各文字ａ、ｂ。

Ｃは通信用ｆ−タレジスタ１１に書き込まれ、該文字ａ
　、　！１　、　Ｃｉ　ニ該当するアドレス＄００．＄
０１、＄０２はアドレスバス２２を経て通信用データレ
ジスタ１２にそれぞれ同時に書き込まれる。

この通信用データレジスタ１１．１２に対する出き込み
は、アドレスデコーダ１３がプロセッサ１０からアドレ
ス＄ＯＯ〜＄４０に相当するアドレス信号をアドレスバ
ス２２を経て受けた時に出力する書き込みアドレスにＪ
：つて行われる。

この書き込み状態を第３図に示す。図において、（イ）
はプロセッサ１０のアドレスバス信号を示し、先に示し
た例では＄００．＄０１．＄０２という信号である。（
ロ）はプロセッサ１ｏのデータバス信号ａ、ｂ、ｃとい
う信号である。（ハ）は図の矢印の立下りのエツジで通
信用データレジスタ１１．１２に書き込みを行うアドレ
スデコーダ１３の出力である。（ニ）は通信用データレ
ジスタ１１の出力信号、〈ホ）は通信用データレジスタ
１２の出力信号である。図において、明らかなようにア
ドレスデコーダ１３の出力の書き込みアドレスによりプ
ロセッサ１０のデータバス信号とアドレスバス信号はそ
れぞれ通信用データレジスタ１１と１２に書き込まれて
通信ライン１００゜１０１に送り出される。この２信号
は時間的に一致しているため文字ａのアドレスは＄００
．文字すのアドレスは＄０１といつでも確認できる。

又、この内ぎ込みアドレスはプロセッサ５／１にデータ
送信割込信号として入力される。前記通信用データレジ
スタ１１の出力信号は通信ライン１００を経て入力ポー
ト５１に入力され、通信用データレジスタ１２の出力信
号は通信ライン１０１を経て入力ポート５２に入力され
る。プロセッサ５４はデータ送信割込信号ライン１０３
より送られてくる割込信号によりアドレスデコーダ５３
を動作させて読み出しアドレスを発生させ、まず入力ポ
ート５２の内容（アドレス情報）を読み出して入力ポー
ト５１に受（Ｈされたデータの電文中における種別を判
断し、次に入力ポート５１のデータを読み出して入力ポ
ート−５２のデータに従って入力ポート５１のデータを
処理する。先に示した例によれば、入力ポート５１のデ
ータａ、ｂ、ｃと入力ポート５２のアドレス＄００．＄
０１．＄０２とは対応しており、読み出しアドレスによ
る読み出しは同時であるため、送られてぎたデータは常
に送られてきたアドレスと対応している。従って信号伝
送中に電文ミスがあってもアドレスが分っているため脱
落したデータの位置は容易に判明する。

上記のように本実施例ではデータとアドレスが常に対応
しているので伝送ミスを生じた場合でもそのミスの位置
が分るため、その部分だけ再送すればよく、データ全部
の再送のような無駄をなくすことができる。又、電文の
送信順は正規の順序にとられれることなく、如何なる順
序で送信しても対応しているアドレスによって正しく並
べ変えることができる。

上述の説明においては、出力ポートしてデータレジスタ
を用いた場合を例にとったが、必ずしもこれに限るもの
ではなくその他のポート機能を有する回路を用いること
ができる。又、出力ポート。

入力ポートも各１個に限るものではなく、複数個用いる
ことができる。又、上述の実施例はレジスタ通信の形態
によるものであったが、ＦｒＦＯメモリを使用したもの
であってもよい。この場合には、通信用データレジスタ
をＦＩＦＯメモリで置換する。又、本実施例ではプロセ
ッサ１０からプロセッサ５４に向かう単方向について示
したが両方向にしてもよいことは当然である。又、１系
統のみの送受信に止まらず複数系統の同時送受信を行っ
てもよい。

（発明の効果）以上詳細に説明したように、本発明によれば電文の各デ
ータにアドレスを対応させて同期して送信するため、各
データの識別を行うことができ、伝送ミスがあってもそ
の部分の位置の識別が可能なために全文の再送をするこ
となくその部分の再送を行えばよく、従ってパリティチ
ェック、数量チェック等が不要でソフトウェア上の負担
も軽くすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はデー
タとアドレスの関係及びデータの態様を示す図、第３図
は信号の通信用データレジスタへの書き込み状態を示す
図、第４図、第５図は従来のデータ通信回路を示す図で
、第４図はレジスタを使用した場合、第５図はＦ　Ｉ　
ＦＯを使用した場合を示す図である。１．２，１０．５４・・・プロセッサ３．４・・・レジスタ５．６・・・ＦＩＦＯ１１，１２・・・通信用データレジスタ１３．５３・・
・アドレスデコーダ２１．６１・・・データバス２２．６２・・・アドレスバス５１．５２・・・入カポ−１へ

Claims

【特許請求の範囲】

プロセッサ相互間のデータのやりとりを行うデータ通信
回路において、各プロセッサの送信側に少なくとも２個
の通信用データ出力ポートを、受信側に前記通信用デー
タ出力ポートに通信ラインによってそれぞれ接続された
少なくとも２個の入力ポートを設け、前記通信用データ
出力ポートの少なくとも１個にはデータを、他の少なく
とも１個には前記データに対応するアドレス信号を書き
込んで送信し、前記入力ポートによりそれぞれ別個に受
信して、前記データを前記アドレス信号により識別し得
るようにしたことを特徴とするデータ通信回路。