JPS6228113Y2 - - Google Patents

Description

【考案の詳細な説明】

（考案の技術分野） 本考案は計数パルスを計数し符号化する符号化
回路に関し、とくに、コード化したランレングス
符合を所定ビツト数からなるブロツクに分割し、
各々のブロツクを連結して用いるブロツク符号化
を行なう可変長ブロツク符号化回路に関するもの
である。 （従来技術の問題点） 従来から、デジタルフアクシミリ画信号を符号
化して帯域圧縮する手段として、複数走査線たと
えば２走査線を１組として対応するビツトが連続
する同一の組合わせであることを示すランレング
ス符号化方式が広く用いられている。このような
ランレングス符号化方式として既に可変長ブロツ
ク符号化方式が提案されている。可変長ブロツク
符号化方式はランレングスを２進表示し、一定の
長さのブロツクに分割して必要な数だけのブロツ
クで符号語を形成するものである。簡単な例とし
ては、ランレングスを自然２進表示し下位より２
ビツトづつ区切つてブロツク化し、各ブロツクの
最初または最後に“０”または“１”のフラグを
付加してブロツクの区切りを示し、全ブロツクを
連結した状態で扱うことで一つの符号語を構成す
るものであるが、従来、可変長ブロツク符号化回
路は構成が複雑となる欠点があつた。 （考案の目的） 本考案の目的は回路構成が簡単な可変長ブロツ
ク符号化回路を提供することである。 （考案の実施例） 第１図は本考案の実施例としてフアクシミリ送
信回路の構成を示す説明図である。同図におい
て、走査機１によりフアクシミリの原画が走査線
に沿つて走査され順次光電変換され電気信号が作
成されるとともに１走査線毎に同期信号が付加さ
れる。ランレングス符号化スタートパルスＡが制
御回路６に入力されると、同期回路５は制御回路
６のスタート信号および走査機１からの同期信号
を検出し、サンプリングパルス制御回路４をスタ
ートさせる。サンプリングパルス制御回路４はク
ロツク発生回路１０からのクロツクパルスをスタ
ートと同時にサンプリング回路２と計数回路３へ
出力する。サンプリング回路２は走査機１からの
原画の１走査線の電気信号をサンプリングパルス
制御回路４より入力したクロツクパルスでサンプ
リングし、１走査線分のメモリ回路（）７に蓄
積する。計数回路３はサンプリングパルスを計数
し、１走査線分のサンプリングパルスが計数され
るとサンプリングパルス制御回路４、同期回路５
にサンプリング終了信号を送りサンプリングパル
スを停止させる。またこのサンプリング終了信号
を走査機１に入力して原稿を１ラインシフトす
る。同期回路５は再び走査機１からの同期信号を
検出し、サンプリングパルス制御回路４をスター
トさせる。サンプリングパルス制御回路４は前と
同様にサンプリングパルスをサンプリング回路
２、計数回路３に送り次のラインをサンプリング
して１走査線分のメモリ回路（）８に蓄積す
る。計数回路３は１走査線分のサンプリングパル
スが計数されるとサンプリング終了信号をサンプ
リングパルス制御回路４、同期回路５に出力しサ
ンプリングパルスを停止させる。また、このサン
プリング終了信号で走査機１の原稿が１ラインシ
フトする。サンプリングパルス制御回路４は２ラ
イン分のサンプリング終了信号を受信すると制御
回路６のスタート信号をストツプ信号に換える信
号を制御回路６に送りサンプリングを終了する。
制御回路６はサンプリング終了と同時にメモリ読
出しクロツク制御回路９を動作させる。メモリ読
出しクロツク制御回路９は制御回路６からの信号
によりクロツク発生回路１０のクロツクをメモリ
回路（）７、メモリ回路（）８に送る。メモ
リ回路（）７、メモリ回路（）８に蓄積され
た２ラインのサンプリングされた画情報はメモリ
読出しクロツク制御回路９のクロツクが発生され
ている間変化点検出回路１１に送られる。変化点
検出回路１１は２ラインの情報に変化が生ずると
変化点検出信号をメモリ読出しクロツク制御回
路９に送りメモリ回路（）７、メモリ回路
（）８の読出しを停止する。またメモリ読出し
クロツク制御回路９の発生したメモリ読出しクロ
ツクはランレングス符号化カウンタ回路１２にも
同時に送られ（第２図の入力端２４）、変化点検
出回路１１からの変化点検出信号が入力される
（第２図の入力端２５）までメモリ読出しクロツ
クをカウントすることによりランレングス符号化
が行なわれる。すなわち変化点検出信号はラン
レングス符号化カウンタ１２のリセツトパルスと
なる。Ｐ／Ｓ変換回路１３はランレングス符号化
カウンタ回路１２がメモリ読出しクロツクをカウ
ントし変化点検出信号によりメモリ読出しクロ
ツクが停止した時のカウント状態（ランレングス
符号）を変化点検出信号によりパラレル入力す
る。ランレングス符号化カウンタ回路１２はラン
レングス符号をＰ／Ｓ変換回路１３にパラレル入
力した後変化点検出信号でリセツトされる。
Ｐ／Ｓ変換回路１３はパラレルにランレングス符
号が入力されるとこのランレングス符号をライン
バツフアメモリ回路１４に蓄積する。この場合、
このランレングス符号は所定ビツト数毎に継続指
定フラグが挿入されている可変長であるためにフ
ラグ検出回路１６でフラグビツトの監視を行ない
符号終了フラグが検出されるまでＰ／Ｓ変換回路
１３にパラレルに入力されたランレングス符号を
シリアルにラインバツフアメモリ回路１４に蓄積
する。ラインバツフアメモリ回路１４に蓄積され
たランレングス符号データは、所定の伝送速度に
従つて図示しない回線上へ送出される。 ラインバツフア制御回路１５は、ラインバツフ
アメモリ回路１４に蓄積されるランレングス符号
のデータ量が一定量（ビツト数）になるよう制御
する。すなわちランレングス符号の蓄積量が少な
い場合は、制御回路６に対して符号化開始の旨の
制御信号を出力する。またラインバツフア制御回
路１５は、ラインバツフアメモリ回路１４に蓄積
されるランレングス符号が基準ビツトと一致して
いる時には、制御回路６に対して符号化停止の旨
の制御信号を出力する。 一方メモリ読出し計数回路１７は、メモリ読出
しクロツク制御回路９より発せられるメモリ読出
しクロツクをカウントする。これにより、各メモ
リ回路７，８から読出されたサンプリング信号の
量を監視し、各メモリ回路７，８中のサンプリン
グ信号が全て読出されたか否かの検出信号を制御
回路６へ供給する。 しかして制御回路６は、計数回路１７からのメ
モリ読出し終了の検出信号がないことを条件とし
て、ラインバツフア制御回路１５からの符号化開
始信号に応じ、メモリ読出しクロツク制御回路９
を再び動作させる。これにより、メモリ読出しク
ロツクが各々のメモリ回路（）７，（）８に
供給され、サンプリング信号の読出し、符号化が
再開されることになる。この符号化動作は、上述
の如く変化点検出回路１１による２ライン間の情
報に変化が生ずるまで行われることになる。以下
同様に、２ライン間に変化点が生ずる毎にメモリ
回路７，８の読出し停止→符号化→ラインバツフ
アメモリ回路１４への格納→ラインバツフアメモ
リ回路１４内の符号化データ量に応じてメモリ読
出し再開が繰返されることになる。 メモリ読出し計数回路１７がメモリ読出し終了
を計数すると制御回路６へメモリ読出し終了信号
を送る。制御回路６はこのメモリ読出し終了信号
により同期回路５をスタートさせる。同期回路５
がスタートすると前述の説明のようにメモリ回路
（）７、メモリ回路（）８に原画をサンプリ
ングした情報が２ライン分蓄積され、ランレング
ス符号化スタートパルスＡが停止するまでライン
バツフアメモリ回路１４からランレングス符号が
出力される。 第２図は第１図の実施例の要部であるランレン
グス符号化カウンタ回路の詳細説明図であり、第
３図はその動作説明図である。第２図において、
たとえば双安定マルチバイブレータよりなるフリ
ツプフロツプFF２１_１〜２１₁₀をシフトレジス
タ、２１_１を含む２１_１〜２１_４をａブロツク、
２１_５〜２１_７をｂブロツク、２１_８〜２１₁₀を
ｃブロツクとし、それぞれ各ブロツクの最初の
FF段に定電圧（＋5V）を供給するとともに、制
御入力端２４より第１図のメモリ読出しクロツク
制御回路９の出力のメモリ読出しクロツクパルス
を制御入力として、また制御入力端２５より第１
図の変化点検出回路１１の出力の変化点検出信号
をリセツト信号として各段のFF２１_１〜２１
_４に入力し、FF２１_２と２１_３のＱ出力より符
号Ａ，Ｂを取出し、FF２１_２と２１_３の各出
力をNORゲート回路２２_１を介してFF２１_４の
一方の入力とし、制御入力端２５よりインバータ
２３を介してFF２１_４の他の入力としてFF２１
_４の出力よりフラグＣを取出す。次段のFF２
１_５〜２１_７の制御入力はFF２１_３のＱ出力
を、またFF２１_４のＱ出力をリセツト入力とし
て供給され、FF２１_７の制御入力としてFF２１
_５と２１_６の各出力をNORゲート回路２２_２
を介した出力とインバータ２３の分岐出力が与え
られ、FF２１_５と２１_６のＱ出力より符号Ｄ，
Ｅを、FF２１_７の出力よりフラグＦが取出さ
れる。同様にFF２１_８〜２１₁₀、NORゲート回
路２２_３、インバータ２３の組合わせにより符号
Ｇ，ＨとフラグＪが取出される。 このような回路構成における動作を説明する
と、まず、制御入力端２５に加わつている変化点
検出信号がローレベルになることにより、FF
２１_１〜FF２１_４がリセツトされる。これによ
つてFF２１_４のＱ出力がローレベルとなるの
で、FF２１_５〜FF２１_７がリセツトされる。以
降のブロツクも同様にリセツトされ、符号Ａ，
Ｂ，Ｄ，Ｅ，Ｇ，Ｈは“０”となり、フラグＣ，
Ｆ，Ｊは“１”となり初期状態となる。 その後に、変化点検出信号がハイレベルとな
りリセツトが解除され、続いて、メモリ読出しク
ロツクパルスCLに応じた符号が次のようにして
計数される。メモリ読出しクロツクパルスCL
と、これに対するシフトレジスタFF２１_１の出
力を１段シフトしてFF２１_２のＱ出力が符号Ａ
となり、ブロツクａの符号Ａ，ＢとフラグＣで可
変ランレングス１〜４を表わす。シフトレジスタ
FF２１_１を設けたのはランレングス符号の
“１”の状態を“001”と符号化するためである。
フラグＣの“１”は可変ランレングスが１〜４の
範囲で終了することを示し、“０”の場合には次
のブロツクｂの符号Ｄ，ＥおよびフラグＦに継続
されたランレングス５〜９を示すことになる。こ
の符号化の状態は第１表に示され、さらに10〜
5460までの増加したランレングスに対しては第２
表に示される。

【表】

【表】

【表】 第３図は第２図の回路の動作波形とくに第１
表、第２表のランレングス符号を構成する符号
Ａ，Ｂ，Ｄ，Ｅ，Ｇ，Ｈ，…およびフラグＣ，
Ｆ，Ｊ…等のタイムチヤートを示す。すなわち制
御入力端２４のクロツクパルスCLに対しシフト
レジスタ２１_１の出力を１段シフトしたFF２１
_２のＱ出力の符号Ａの波形とこれを基準とした各
段の符号Ｂ，Ｄ，Ｅの波形が示される。さらにブ
ロツクａまたはｂを終了、継続させるとともに第
１表、第２表に示すようにランレングス符号の１
部を構成するフラグが示される。この例では各単
位ブロツクの最後にフラグを付加したが最初に付
加してもよい。 以上説明したように、本考案によれば、ランレ
ングス符号の単位ブロツクの最初または最後に
“１”または“０”のフラグを付加して単位ブロ
ツクの終了または継続を表示するとともにフラグ
を可変長のランレングス符号の１部を構成させる
ことにより、構成を簡略化してしかも帯域の圧縮
効率を高めることができるものである。 なお実施例においては、第２図の回路構成と第
１表の符号構成を示したが、この符号構成以外に
も第２図の符号化回路の組合わせを変えることに
より本考案に適合した符号化回路を実現すること
ができる。

【図面の簡単な説明】

第１図は本考案の実施例としてフアクシリ送信
回路の構成を示す説明図、第２図は第１図の実施
例の要部であるランレングス符号化カウンタの詳
細説明図、第３図はその動作説明図であり、図
中、１は走査機、２はサンプリング回路、３は計
数回路、４はサンプリングパルス制御回路、５は
同期回路、６は制御回路、７は１走査線分メモリ
回路（）、８は１走査線分メモリ回路（）、９
はメモリ読出しクロツク制御回路、１０はクロツ
ク発生回路、１１は変化点検出回路、１２はラン
レングス符号化カウンタ回路、１３はＰ／Ｓ変換
回路、１４はラインバツフアメモリ回路、１５は
ラインバツフア制御回路、１４はフラグ検出回
路、１７はメモリ読出し計数回路、２１_１〜２１
₁₀，２１_oはフリツプフロツプ、２２_１〜２２_３
はNOR回路、２３はインバータ、２４，２５は
制御入力端を示す。

Claims (1)

1. 【実用新案登録請求の範囲】 走査手段より得られた少なくとも１ラインの画
   信号を一時蓄積する蓄積手段と、該蓄積手段より
   読み出される画信号における白と黒との相互のレ
   ベル変化点を検出する検出手段とを有するフアク
   シミリ装置であつて、 該検出手段の検出出力に基づいて連続する同一
   レベルの画信号の長さを計数するとともに、この
   計数値に応じた長さの二進符号を出力する際に、
   所定ビツト数を超える毎に該所定のビツト数から
   なるブロツクに分割して出力する可変長ブロツク
   符号化回路において、 該ブロツクを構成するビツト数に等しい個数の
   シリアルに接続されたフリツプフロツプと、該各
   フリツプフロツプの符号状態が該ブロツクの終了
   または継続に対応するものであることを検出する
   ゲート手段と、該ゲート手段の出力に応じて該ブ
   ロツクの終了または継続を示すフラグをセツトす
   るフリツプフロツプとを具えてなる計数段を該分
   割すべきブロツクにそれぞれ対応して設け、 前記画信号のレベルが変化した時点で、該各計
   数段からの終了フラグが挿入されたブロツク位置
   に応じて定まる長さの複数のブロツクから成る符
   号を出力することを特徴とする可変長ブロツク符
   号化回路。