JPH0270128A - 可変長符号化信号伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 可変長符号化信号伝送装置に関し、 伝送速度を遅くせず、簡単でしかも小型の回路構成で可
変長符号化後の符号語を送出することを目的とし、 入力された並列信号を可変長符号化し、直列信号に変換
して伝送路に送出する可変長符号化信号伝送装置に於い
て、並列信号を入力し、該並列信号を可変長符号化する
ことにより符号語を作成し、さらに該符号語の有効なデ
ータ量を示す符号長を作成する可変長符号化手段と、該
可変長符号化手段にて可変長符号化により作成された符
号語と、該符号語の符号長を順次記憶するバッファメモ
リと、読み出し信号（ｆ）に従ってバッファメモリ（２
）から読み出された該符号語（ｄ）を該符号語（ｄ）に
対応した符号長（ｅ）に応じて直列信号に変換する並列
直列変換手段（３）を有する可変長符号化信号伝送装置
。

〔産業上の利用分野〕

本発明は、可変長符号化信号伝送装置に関し、例えば、
テレビ会議等の画像信号のように連続する２フレ一ム間
の差分値の少ない信号を、フレーム間符号化することに
より圧縮し、さらに可変長符号化して伝送する可変長符
号化信号伝送装置に関する。

テレビ会議等の画像信号のように連続する２フレ一ム間
の差分値が少ない信号を伝送する場合、比較的多く用い
られる信号圧縮方法としては、フレーム間符号化し、さ
らに可変長符号化をする方法があげられる。この可変長
符号化は、入力した信号の中で発生頻度の高いものにつ
いては短いビット長の符号語に変換し、発生頻度の低い
ものについては長いビット長の符号語に変換することに
より信号の平均ビット長を短くして圧縮を行っている。

よって、この可変長符号化を行なうのに適した信号とし
ては、ある狭い範囲に信号の値が集中している信号が望
ましい。

また、この可変長符号化は、発生頻度によって異なる符
号長の符号語に変換する処理であるが、例えばｎビット
の並列信号を可変長符号化をしたとき、ｎビットの並列
信号としてそのまま出力したのでは、可変長符号化によ
り符号長を短くしたことの意義が失われる。よって、可
変符号長により不要となったビットを取り除いて送信す
るのに適した可変長符号化信号伝送装置が望まれている
。

〔従来の技術〕

従来の可変長符号化信号伝送装置を第６図に示し、従来
の信号の処理過程を第７図及び第８図に示す。

第６図に於いて、ある狭い範囲に値が集中している信号
、例えばテレビ会議等の画像信号の連続する２フレ一ム
間の差分値ａが可変長符号化器５に入力される。

可変長符号化器５では入力された差分値ａを、第７図（
１）に示す様に、最大８ビツト、の符号語（■〜■に示
すような斜線部）に可変長符号化し、符号語すを出力し
ている。更に、第７図（２）に示すような、８ビツトで
構成される符号語すの符号長を示す３ビツトの信号Ｃを
作成している。ここで作成された該８ビツトの符号語す
と３ビツトの符号長Ｃは、第７図（３）に示すような符
号化のクロックと同じタイミングで、符号語すは８ビツ
トから成る並列信号として、符号長Ｃは３ビツトから成
る並列信号として回転部６に出力している。

回転部６では第７図（１）（２）に示すように、可変長
符号化器５から並列信号である符号語すと符号長Ｃを順
次符号化のクロックと同タイミングで入力している。回
転部６では、第７図（４）のように符号長Ｃに従って、
順次符号語すの有効なビットのみの積み上げを行う。こ
こで、積み上げられた有効なデータが８ビツトに達した
ときに第７図（５）に示すように、並列信号である符号
語すと符号長Ｃが入力されるタイミングと同じタイミン
グのパルス信号ｋを発生させ、このパルス信号にととも
に有効なビットのみで構成された第７図（６）に示すよ
うな８ビツトの並列信号ｊをバッファメモリ７に出力し
ている。この積み上げ動作は、順次符号語す及び符号長
Ｃが入力されるタイミングである符号化のクロック間の
時間内に処理しなければならない。

バッファメモリ７では、回転部６より第７図（６）に示
すような符号語す中の有効なビットのみで構成された８
ビツトの並列信号ｊを入力し、蓄え、並列信号ｍとして
伝送速度（ｂｐｓ）の８分の１のタイミングで順次並列
直列変換器８に出力している。

並列直列変換器８では第８図（１）に示すようにバッフ
ァメモリ７から順次伝送速度（ｂＰｓ）の８分の１速度
で入力された８ビツトの並列信号を第８図（２）に示す
ような直列信号ｎに変換し、伝送路インターフェース部
９に出力している。

伝送路インターフェース部９では入力された直列信号ｎ
を１画面分毎にまとめ、伝送路フレームに分割して伝送
路に送出している。

ｃ本発明が解決しようとする課題〕 上記のように従来の可変長符号化信号伝送装置では、符
号化演算処理速度と同じ速い速度で入力された並列信号
である差分値を可変長符号化し、さらに回転部で積み上
げを行なっている。この動作を行なうことで、短くなっ
た信号ビットをつめ、有効なデータのみで８ビツトの信
号を作成し、バッファメモリ記憶させ、伝送速度（ｂｐ
ｓ）の８分の１という遅い速度でバッファメモリから読
み出し直列信号に変換している。

この時、可変長符号化後の符号語中の有効なデータだけ
を積み上げ１．８ビツトの信号を作成する場合に、シフ
トレジスタを用いて１ビツトづつシフトしていく構成だ
と回路規模は小型化するが処理速度の高速化ができず伝
送速度が遅くなるといという問題点がある。一方、各シ
フト量に応じた多数のセレクタを設け、複数のビットの
シフトを１度に行なわせる構成にすると、処理速度は高
速化できるが、回路規模が大型化してしまうという問題
点もある。

従って、本発明では、伝送速度を遅くせず、筒車でしか
も小型の回路構成で可変長符号化後の符号語を送出する
ことを目的としている。

〔課題を解決するための手段〕

第１図に本発明の原理図を示す。

図に於いて、可変長符号化手段１では入力された並列信
号ａを可変長符号化することにより符号語すを作成し、
バッファメモリ２に出力するとともに、この符号語すの
有効なデータ量を示す符号長Ｃを作成し、符号語すと同
様にバッファメモリ２に出力している。バッファメモリ
２では入力された符号語すと、符号長Ｃを順次記憶し、
当該両信号を読み出し信号すに応じて並列直列変換手段
３に出力している。並列直列変換手段３では入力された
符号語すを符号長に応じて有効なデータのみ直列信号に
変換し、伝送速度で出力する。さらに、符号長に応じた
ビット間隔の読みだし信号ｆを作成し、この読みだし信
号ｆに応じてバッファメモリ２から符号語ｄと、符号長
ｅを読み出すよう制御する。

〔作用〕

バッファメモリに記憶されている符号語を、符号長に応
じたタイミングで読み出し、直列信号に変換している。

従って、バッファメモリに記憶されている符号語に含ま
れている不要なビットを、特別な手段を設けずに、該符
号語の有効なデータ量を示す符号長に応じたタイミング
制御により取り除くことができる。

〔実施例〕

以下図面に示す実施例に基づいて詳細に説明する。

第１図の可変長符号化手段１は第２図の可変長符号化器
１１に対応し、第１図のバッファメモリ２は第２図のバ
ッファメモリ２１に対応し、第１図の並列直列変換手段
３は第２図の符号長デコード部３１とパラレル・シリア
ル変換器３２（以下Ｐ／Ｓ変換器と称する）から構成さ
れる部分に対応している。

第２図の実施例に於いて、まず値がある狭い範囲に集中
的に集まっている並列信号（８ビツトの信号の場合を説
明する）、例えば、テレビ会議等の画像信号の連続する
２フレ一ム間の差分値ａが可変長符号化器１１に入力さ
れる。可変長符号化器１１では、入力された並列信号で
ある差分値ａを第４図（ａ）の斜線部■〜■に示すよう
に、差分値ａの発生頻度によって異なる符号長の符号語
に変換（可変長符号化）し、差分値ａの実質的な情報量
を削減することにより符号語すを作成している。

この符号語すを第４図（ｃ）に示すようなタイミング即
ち符号化のクロックのタイミング同じタイミングでバッ
ファメモリ２１に出力している。また可変長符号化器１
１ではさらに第４図（ｂ）に示すような前記出力した符
号語すの実質的な情報量を示す３ビツトの符号長Ｃを作
成し、符号語す同様に第４図（ｃ）に示すような符号化
のクロックと同タイミングでバッファメモリ２１に出力
している。

バッファメモリ２１では可変長符号化器１１から入力し
た８ビツトの符号語す及び、この８ビットの符号語すの
実質的な情報量を示す３ピントの符号長Ｃを順次記憶し
、読み出し信号ｒに応じて記憶されている８ビツトの符
号語ｄと、この８ビツトの符号語ｄに対応した３ビツト
の符号長ｅを並列直列変換手段３に出力している。

並列直列変換手段３内では、第５図（ａ）に示すにうな
不要なビットを含む８ビツトの並列信号である符号語ｄ
がＰ／Ｓ変換器３２に入力され、また８ビツトの並列信
号中の有効なデータ量を示す３ビツトの並列信号である
符号長ｅが符号長デコード部３１に入力される。

第３図に符号長デコード部３１の詳細図を示す。

まず、入力された３ビツトの符号長ｅはダウンカウンタ
３１１に入力される。ダウンカンタ３１１では、第５図
（ａ）に示すような符号語ｄの実質的な情報量（有効な
ビット数）を示す３ビツトの符号長ｅが入力される。こ
の３ビツトの符号長ｅに示される１〜８のいずれか１つ
の値を示す２進信号が順次、伝送速度と同じタイミング
で、ダウンカウントしている。ここで、このダウンカウ
ントした時の各々３ビツトの値の上位２ビツトをＮ０７
回路を介し、下位１ビツトをそのままＮＡＮＤ回路３１
２へ出力する。ＮＡＮＤ回路３１２では入力される信号
が、全てｌとなったとき、即ちダウンカウントしたとき
の２進数の値が００１となった時に、第５図（ｂ）に示
すようなパルス信号を発生させ、該パルス信号をダウン
カウンタ３１１のリセット信号ｊ及びバッファメモリ２
１の読み出し信号ｆとし、更にＰ／Ｓ変換器３２のデー
タ切り替え信号りとして出力している。

この時に、バッファメモリ２１の読み出し信号ｆの出力
されるタイミングでバッファメモリ２１から符号語ｄ及
び符号長ｅを出力している。

Ｐ／Ｓ変換器３２では入力された符号語ｄを伝送速度と
同じ速度で順次直列信号に変換している。

ここで、第５図（ｂ）に示すようなデータ切り替え信号
りが入力されたタイミングで第５図（ｃ）に示すように
順次入力される新しいデータを並列直列変換するように
切り替えている。また、順次データ切り替え信号りのタ
イミングで入力され、切り替えられた信号は、第５図（
ｄ）に示す様な不要なビットが取り除かれた直列信号ｇ
となり、伝送路インターフェース部４Ｉに出力される。

伝送路インターフェース部４１では入力された直列信号
ｇを画像信号の１画面分毎に区切り伝送路フレームを構
成させて伝送路に送出している。

以上説明したように、本実施例では、ある範囲に値の集
中している並列信号を可変長符号化したときに、可変長
符号化後の並列信号の情報量を示す符号長を作成する。

この符号長を可変長符号化後の並列信号とともにバッフ
ァメモリに記憶させる。この記憶された信号を、順次符
号長に応じた読み出し信号によって読み出し、さらに、
この符号長に応じて実質的な情報量のみを直列信号に変
換するように、入力される可変長符号化後の並列信号を
順次切り替えるようにしている。よって、不要なビット
を取り除くとともに並列信号を直列信号に変換すること
が可能となる。

〔発明の効果〕

以上のように本発明によれば、可変長符号化にて作成さ
れた符号語の実質的な情報量を示す符号長に応じて並列
信号の実質的な情報量の部分のみ直列変換することがで
きるようになる。

従って、伝送速度を遅くすることなく可変長符号化によ
って生じた不要ビットを取り除く回路構成が簡易にでき
る。よって、従来の処理速度の高速化をする時に一番大
きな部分である回転部が不要となるため、装置自体の小
型化ができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例、 第３図は符号長デコード部の詳細図、 第４図は本発明の符号化演算処理速度での処理過程を示
す図、 該５図は本発明の伝送速度での処理過程を示す図、 第６図は従来の可変長符号化信号伝送装置、第７図は従
来の符号化演算処理速度での処理過程を示す図、 第８図と従来の伝送速度での処理過程を示す図、図に於
いて、 １・・・可変長符号化手段　２・・・バッファメモリ３
・・・並列直列変換手段 ５・・・可変長符号化器　　６・・・回転部７・・・バ
ッファメモリ　　８・・・並列直列変換器９・・・伝送
路インターフェース部 １１・・・可変長符号化器　　２１・・・バッファメモ
リ３１・・・符号長デコード部 ３２・・・パラレル・シリアル変換器 ４１・・・伝送路インターフェース部

Claims (1)

1. 【特許請求の範囲】 入力された並列信号（ａ）を可変長符号化し、直列信号
   に変換して伝送路に送出する可変長符号化信号伝送装置
   に於いて、 並列信号（ａ）を入力し、該並列信号（ａ）を可変長符
   号化することにより符号語（ｂ）を作成し、さらに該符
   号語（ｂ）の有効なデータ量を示す符号長（ｃ）を作成
   する可変長符号化手段（１）と、 該可変長符号化手段（１）にて可変長符号化により作成
   された符号語（ｂ）と、該符号語（ｂ）の符号長（ｃ）
   を順次記憶するバッファメモリ（２）と、 読み出し信号（ｆ）に従ってバッファメモリ（２）から
   読み出された該符号語（ｄ）を該符号語（ｄ）に対応し
   た符号長（ｅ）に応じて直列信号に変換する並列直列変
   換手段（３）を有することを特徴とする可変長符号化信
   号伝送装置。