JPS62281473A - 電界効果型トランジスタの製法 - Google Patents
電界効果型トランジスタの製法Info
- Publication number
- JPS62281473A JPS62281473A JP12512286A JP12512286A JPS62281473A JP S62281473 A JPS62281473 A JP S62281473A JP 12512286 A JP12512286 A JP 12512286A JP 12512286 A JP12512286 A JP 12512286A JP S62281473 A JPS62281473 A JP S62281473A
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- JP
- Japan
- Prior art keywords
- gate electrode
- region
- source
- layer
- mask
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明は、電界効果型トランジスタ、特に！膜構造の電
界効果型トランジスタ（ＦＥＴ）の製法に関する。
界効果型トランジスタ（ＦＥＴ）の製法に関する。
本発明は、電界効果型トランジスタの製法であり、ソー
ス、ドレイン領域のゲート電極近傍が他のソース、ドレ
イン領域表面より低くなるように段差を形成した後、ゲ
ート電極領域をマスクとして不純物をイオン注入するこ
とにより、ＬＤＤ（ライトリドープトドレイン）構造と
することができるようにしたものである。
ス、ドレイン領域のゲート電極近傍が他のソース、ドレ
イン領域表面より低くなるように段差を形成した後、ゲ
ート電極領域をマスクとして不純物をイオン注入するこ
とにより、ＬＤＤ（ライトリドープトドレイン）構造と
することができるようにしたものである。
従来、絶縁ゲート型電界効果型トランジスタ（ＭＯＳ
−Ｆ ＥＴ）の微細化に伴って、ドレイン領域近傍で発
生するホットキャリアのゲート酸化膜への注入による特
性劣化の問題点を解決するため、第３図に示す所謂ＬＤ
Ｄ構造に係るトランジスタ（１１が提案されている。こ
のようなＬＤＤ構造に係る電界効果型トランジスタ（１
）を作製するため、先ずＰ型Ｓｉ基板（２）にゲート電
極（３）近傍のソース、ドレイン領域Ｔ４） 、 （５
）を低濃度とするためのイオン注入を行い、次に絶縁膜
（６）上のゲート電極（３）の側壁部に５ｉ０２のサイ
ドウオール（７１、（８１を形成し、これをマスクとし
て再びイオン注入を高濃度に行って高濃度のソース、ド
レイン領域（９１，（１０）を形成する。このように、
ゲート電極（３）近傍におけるソース、ドレイン領域（
４１，（５）の不純物濃度を低くすることができるため
、ドレイン領域近傍の電界集中が低減し、高性能で信頼
性の高いトランジスタ（１）が得られる。
−Ｆ ＥＴ）の微細化に伴って、ドレイン領域近傍で発
生するホットキャリアのゲート酸化膜への注入による特
性劣化の問題点を解決するため、第３図に示す所謂ＬＤ
Ｄ構造に係るトランジスタ（１１が提案されている。こ
のようなＬＤＤ構造に係る電界効果型トランジスタ（１
）を作製するため、先ずＰ型Ｓｉ基板（２）にゲート電
極（３）近傍のソース、ドレイン領域Ｔ４） 、 （５
）を低濃度とするためのイオン注入を行い、次に絶縁膜
（６）上のゲート電極（３）の側壁部に５ｉ０２のサイ
ドウオール（７１、（８１を形成し、これをマスクとし
て再びイオン注入を高濃度に行って高濃度のソース、ド
レイン領域（９１，（１０）を形成する。このように、
ゲート電極（３）近傍におけるソース、ドレイン領域（
４１，（５）の不純物濃度を低くすることができるため
、ドレイン領域近傍の電界集中が低減し、高性能で信頼
性の高いトランジスタ（１）が得られる。
上述した従来のＬＤＤ構造に係る電界効果型トランジス
タ（ＦＥＴ）を薄１臭トランジスタ（Ｔ Ｐ Ｔ）に通
用したものに関する報告は未だなされていない。従来の
ＬＤＤ構造に係るＦＥＴの製法に倣って薄膜トランジス
タを製造しようとする場合、先ず低濃度不純物領域を形
成するためのホトレジストを使用してイオン注入し、次
に高濃度のソース、ドレイン領域を形成するためのホト
レジストを使用してイオンを高濃度に注入するという製
法が考えられる。しかし、このようにしてＬＤＤｌｌ造
を作製した場合、濃度の異なる不純物領域を形成するた
めに、それぞれホトレジスト形成工程とイオン注入工程
の２工程が必要となり、製造が面倒であるという問題点
がある。
タ（ＦＥＴ）を薄１臭トランジスタ（Ｔ Ｐ Ｔ）に通
用したものに関する報告は未だなされていない。従来の
ＬＤＤ構造に係るＦＥＴの製法に倣って薄膜トランジス
タを製造しようとする場合、先ず低濃度不純物領域を形
成するためのホトレジストを使用してイオン注入し、次
に高濃度のソース、ドレイン領域を形成するためのホト
レジストを使用してイオンを高濃度に注入するという製
法が考えられる。しかし、このようにしてＬＤＤｌｌ造
を作製した場合、濃度の異なる不純物領域を形成するた
めに、それぞれホトレジスト形成工程とイオン注入工程
の２工程が必要となり、製造が面倒であるという問題点
がある。
本発明は、上述の点に鑑みてＬＤＤ構造に係る電界効果
型トランジスタのより簡単な製法を提供するものである
。
型トランジスタのより簡単な製法を提供するものである
。
本発明においては、ＬＤＤ構造に係る電界効果型トラン
ジスタを製造するため、ゲート電極（１９）近傍のソー
ス領域（１４ａ ）とドレイン領域（１５ａ）が他のソ
ース領域（１４ｂ ）とドレイン領域（１５ｂ）表面よ
り低くなるように段差を形成した後、ゲート電極（１９
）領域をマスクとしてソース領域（１４ａ）。
ジスタを製造するため、ゲート電極（１９）近傍のソー
ス領域（１４ａ ）とドレイン領域（１５ａ）が他のソ
ース領域（１４ｂ ）とドレイン領域（１５ｂ）表面よ
り低くなるように段差を形成した後、ゲート電極（１９
）領域をマスクとしてソース領域（１４ａ）。
（１４ｂ ）とドレイン領域（１５ａ ） 、 （１
５ｂ ）にイオン注入を行う。
５ｂ ）にイオン注入を行う。
第２図に示すように、例えば多結晶Ｓｉ層（１２）に不
純物のイオン注入を行うと深さ方向の距離に対して不純
物濃度はガウス分布を示す曲線を描く。
純物のイオン注入を行うと深さ方向の距離に対して不純
物濃度はガウス分布を示す曲線を描く。
従って、ゲート電極（１９）近傍のソース領域（１４ａ
）とドレイン領域（１５ａ ）を浅＜ （Ｉの深さ
）形成し、他の部分のソース領域（１４ｂ ）とドレイ
ン領域（１５ｂ）を深＜ （ＩＩの深さ）形成すると
・ゲート電極近傍のソース領域（１４ａ）とドレイン領
域（１５ａ）においてはドーズ量のピークは基板（１１
）側に位置し、これに対して他のソース領域（１４ｂ）
とドレイン領域（１５ｂ ）においてはドーズ量のピー
クは多結晶Ｓｉ層（１２）中に位置する。これにより、
ゲート電極（１９）近傍のソース領＠（１４ａ）とドレ
イン領域（１５ａ ）における不純物濃度が他のソース
領域（１４ｂ ）とドレイン領域（１５ｂ ）より低濃
度となるＬＤＤ構造とすることができる。
）とドレイン領域（１５ａ ）を浅＜ （Ｉの深さ
）形成し、他の部分のソース領域（１４ｂ ）とドレイ
ン領域（１５ｂ）を深＜ （ＩＩの深さ）形成すると
・ゲート電極近傍のソース領域（１４ａ）とドレイン領
域（１５ａ）においてはドーズ量のピークは基板（１１
）側に位置し、これに対して他のソース領域（１４ｂ）
とドレイン領域（１５ｂ ）においてはドーズ量のピー
クは多結晶Ｓｉ層（１２）中に位置する。これにより、
ゲート電極（１９）近傍のソース領＠（１４ａ）とドレ
イン領域（１５ａ ）における不純物濃度が他のソース
領域（１４ｂ ）とドレイン領域（１５ｂ ）より低濃
度となるＬＤＤ構造とすることができる。
第１図Ａ−Ｄを参照して本発明の１実施例を説明する。
先ず第１図Ａに示すように、絶縁基板例えば表面にＳ
ｉｏ２層が形成された基板（１１）上に多結晶Ｓｔ層（
１２）を６００人の厚さに形成した後、Ｓ ｉ０２より
成るマスク層（１３）を形成する。
ｉｏ２層が形成された基板（１１）上に多結晶Ｓｔ層（
１２）を６００人の厚さに形成した後、Ｓ ｉ０２より
成るマスク層（１３）を形成する。
次に第１図Ｂに示すように、７５〜８０℃のアンモニア
通水に浸漬してエツチングを施し、ゲート電極（１９）
近傍のソース領域（１４ａ ）及びドレイン領域（１５
ａ）となる多結晶Ｓｉ層（１２）を２００人の厚さに薄
くする。
通水に浸漬してエツチングを施し、ゲート電極（１９）
近傍のソース領域（１４ａ ）及びドレイン領域（１５
ａ）となる多結晶Ｓｉ層（１２）を２００人の厚さに薄
くする。
次に第１図Ｃに示すように、この多結晶Ｓｉ層（１２）
の表面を熱酸化してゲート酸化！ｌ！（１６）を形成し
た後、多結晶Ｓｉ層（１７）を形成する。そして、この
多結晶Ｓｉ層（１７）のゲート電極（１９）を形成すべ
き部分にホトレジス）（１８）を形成する。
の表面を熱酸化してゲート酸化！ｌ！（１６）を形成し
た後、多結晶Ｓｉ層（１７）を形成する。そして、この
多結晶Ｓｉ層（１７）のゲート電極（１９）を形成すべ
き部分にホトレジス）（１８）を形成する。
次に第１図りに示すように、エツチングを施してゲート
電極（１９）を形成した後、このゲート電極（１９）領
域をマスクとして第１導電型、例えばＮ型の不純物例え
ばヒ素Ａｓを５０ｋｅＶでイオン注入する。この条件で
イオン注入すると、第２図に示すように表面から４００
人の深さをピーク（不純物濃度は５ Ｘ １０．” Ｃ
１１−” ）として不純物濃度がガウス曲線を描く。従
って、ゲート電極（１９）近傍のソース領域（１４ａ
）とドレイン領域（１５ａ）は厚さが２００人 （Ｘ軸
の■）と薄いため、ドーズ量のピークは基板（１１）Ｉ
ｌｌに位置する。これに対してゲート電極（１９）近傍
以外のソース領域（１４ｂ）とドレイン領域（１５ｂ）
は厚さが６００人（Ｘ軸の■）と厚いため、ドーズ量の
ピークは多結晶Ｓｉ層（１２）中に位置する。これによ
り、１回のイオン注入工程でゲート電極（１９）近傍の
ソース領域（１４ａ ）とドレイン領域（１５ａ）にお
ける不純物濃度が他のソース領域（１４ｂ ）とドレイ
ン領域（１５ｂ ’）より低濃度となっている、ＬＤＤ
構造に係る電界効果型トランジスタを得ることができる
。
電極（１９）を形成した後、このゲート電極（１９）領
域をマスクとして第１導電型、例えばＮ型の不純物例え
ばヒ素Ａｓを５０ｋｅＶでイオン注入する。この条件で
イオン注入すると、第２図に示すように表面から４００
人の深さをピーク（不純物濃度は５ Ｘ １０．” Ｃ
１１−” ）として不純物濃度がガウス曲線を描く。従
って、ゲート電極（１９）近傍のソース領域（１４ａ
）とドレイン領域（１５ａ）は厚さが２００人 （Ｘ軸
の■）と薄いため、ドーズ量のピークは基板（１１）Ｉ
ｌｌに位置する。これに対してゲート電極（１９）近傍
以外のソース領域（１４ｂ）とドレイン領域（１５ｂ）
は厚さが６００人（Ｘ軸の■）と厚いため、ドーズ量の
ピークは多結晶Ｓｉ層（１２）中に位置する。これによ
り、１回のイオン注入工程でゲート電極（１９）近傍の
ソース領域（１４ａ ）とドレイン領域（１５ａ）にお
ける不純物濃度が他のソース領域（１４ｂ ）とドレイ
ン領域（１５ｂ ’）より低濃度となっている、ＬＤＤ
構造に係る電界効果型トランジスタを得ることができる
。
なお、第２図に示すように、本実施例に係るイオン注入
の場合、不純物濃度のピークは、表面から４００人の深
さ付近にあるが、注入条件を変えることによりそれぞれ
のソース領域（１４ａ ） 、 （１４ｂ ）とドレ
イン領域（１５ａ ） 、 （１５ｂ ）に任意の濃
度で不純物を注入することが可能である。なお、ソース
、ドレイン領域を本発明に係る構造とすることにより、
ソース、ドレイン領域の抵抗の低減化が可能となる。
の場合、不純物濃度のピークは、表面から４００人の深
さ付近にあるが、注入条件を変えることによりそれぞれ
のソース領域（１４ａ ） 、 （１４ｂ ）とドレ
イン領域（１５ａ ） 、 （１５ｂ ）に任意の濃
度で不純物を注入することが可能である。なお、ソース
、ドレイン領域を本発明に係る構造とすることにより、
ソース、ドレイン領域の抵抗の低減化が可能となる。
本発明によれば、電界効果型トランジスタをＬＤＤ構造
とするためのホトレジスト形成工程とイオン注入工程は
それぞれ１回で済むため、従来の製法と比べて工程が簡
単になる。なお、本発明は薄膜型に限らずそれ以外の電
界効果型トランジスタにも通用することができる。
とするためのホトレジスト形成工程とイオン注入工程は
それぞれ１回で済むため、従来の製法と比べて工程が簡
単になる。なお、本発明は薄膜型に限らずそれ以外の電
界効果型トランジスタにも通用することができる。
第１図Ａ−Ｄは実施例の工程図、第２図はイオン注入状
態を示すグラフ、第３図は従来例の断面図である。 （１１）は５ｉ０２基板、（１４ａ ） 、 （１４
ｂ ）はソース領域、（１５ａ ） 、 （１５ｂ
）はドレイン領域、（１９）はゲート電極である。
態を示すグラフ、第３図は従来例の断面図である。 （１１）は５ｉ０２基板、（１４ａ ） 、 （１４
ｂ ）はソース領域、（１５ａ ） 、 （１５ｂ
）はドレイン領域、（１９）はゲート電極である。
Claims (1)
- 【特許請求の範囲】 ソース、ドレイン領域のゲート電極近傍を他の上記ソー
ス、ドレイン領域表面より低くするように段差を形成し
、 上記ゲート電極領域をマスクとして上記ソース、ドレイ
ン領域に不純物をイオン注入することを特徴とする電界
効果型トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12512286A JPS62281473A (ja) | 1986-05-30 | 1986-05-30 | 電界効果型トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12512286A JPS62281473A (ja) | 1986-05-30 | 1986-05-30 | 電界効果型トランジスタの製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62281473A true JPS62281473A (ja) | 1987-12-07 |
Family
ID=14902390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12512286A Pending JPS62281473A (ja) | 1986-05-30 | 1986-05-30 | 電界効果型トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62281473A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246277A (ja) * | 1989-03-20 | 1990-10-02 | Matsushita Electron Corp | Ｍｏｓトランジスタおよびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710266A (en) * | 1980-06-23 | 1982-01-19 | Fujitsu Ltd | Mis field effect semiconductor device |
| JPS61252667A (ja) * | 1985-05-01 | 1986-11-10 | Seiko Epson Corp | 薄膜トランジスタ及びその製造方法 |
-
1986
- 1986-05-30 JP JP12512286A patent/JPS62281473A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710266A (en) * | 1980-06-23 | 1982-01-19 | Fujitsu Ltd | Mis field effect semiconductor device |
| JPS61252667A (ja) * | 1985-05-01 | 1986-11-10 | Seiko Epson Corp | 薄膜トランジスタ及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246277A (ja) * | 1989-03-20 | 1990-10-02 | Matsushita Electron Corp | Ｍｏｓトランジスタおよびその製造方法 |
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