JPS62283490A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS62283490A JPS62283490A JP61126641A JP12664186A JPS62283490A JP S62283490 A JPS62283490 A JP S62283490A JP 61126641 A JP61126641 A JP 61126641A JP 12664186 A JP12664186 A JP 12664186A JP S62283490 A JPS62283490 A JP S62283490A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
［発明の目的］
（産業上の利用分野）
本発明は入力信号電位の論理“１１１Ｉ 、 ＩＩＱ
ｌｌを判定する回路を有する半導体集積回路に関するも
ので、特にアドレスバッファ回路などに使用されるもの
である。
ｌｌを判定する回路を有する半導体集積回路に関するも
ので、特にアドレスバッファ回路などに使用されるもの
である。
（従来の技術）
半導体記１１！装置、特にダイナミックＲＡＭは、高集
積化、大容伍化の一途をたどっている。それに伴ないセ
ルに接続されたビット線を充放電する電荷量は多くなり
、その結果充放電電流が多くなり、電源及び接地の電位
の変動（以下、電源ノイズと略称する）も大きくなり、
回路動作に悪影響を与える様になった。
積化、大容伍化の一途をたどっている。それに伴ないセ
ルに接続されたビット線を充放電する電荷量は多くなり
、その結果充放電電流が多くなり、電源及び接地の電位
の変動（以下、電源ノイズと略称する）も大きくなり、
回路動作に悪影響を与える様になった。
従来のアドレスバッファ回路の一例を第３図に示す。こ
のアドレスバッファ回路は、１１ Ｈ１１レベルまたは
“Ｌパレベルをもつアドレス入力信号Ａ１．４をゲート
入力とするセンス用の第１のＭｏＳトランジスタＱｔ、
このＭＯＳトランジスタＱｔのゲートにアドレス入力信
号を選択的に供給するための、クロック信号φ１により
駆動されるトランス７７ゲートとしての第２のＭｏＳト
ランジスタＱ７、及び第１のＭｏＳトランジスタＱ１の
ゲートに一端が接続され、このゲート電位をセンス時に
上昇させるためのカップリング用のキャパシタＣ１を基
本構成要素とする。ここで（ま差動型センス回路を構成
するため、アドレス入力信号ＡＩＮの゛′Ｈ″レベルと
°゛シバレベル中間レベルをもつ基準信号ＶＲをゲート
入力とする第３のＭＯＳトランジスタＣ２、このＭＯＳ
トランジスタＣ２のゲートに基準信号ＶＲを選択的に供
給するための、クロック信号φ１により駆動される、ト
ランスファゲート用の第４のＭＯＳトランジスタＱｅ
、及び第３のＭ ＯＳ ｌ−ランジスタのゲートに一端
が接続され、他端が前記キャパシタＣ１と共通接続され
たキャパシタＣ２を有する。
のアドレスバッファ回路は、１１ Ｈ１１レベルまたは
“Ｌパレベルをもつアドレス入力信号Ａ１．４をゲート
入力とするセンス用の第１のＭｏＳトランジスタＱｔ、
このＭＯＳトランジスタＱｔのゲートにアドレス入力信
号を選択的に供給するための、クロック信号φ１により
駆動されるトランス７７ゲートとしての第２のＭｏＳト
ランジスタＱ７、及び第１のＭｏＳトランジスタＱ１の
ゲートに一端が接続され、このゲート電位をセンス時に
上昇させるためのカップリング用のキャパシタＣ１を基
本構成要素とする。ここで（ま差動型センス回路を構成
するため、アドレス入力信号ＡＩＮの゛′Ｈ″レベルと
°゛シバレベル中間レベルをもつ基準信号ＶＲをゲート
入力とする第３のＭＯＳトランジスタＣ２、このＭＯＳ
トランジスタＣ２のゲートに基準信号ＶＲを選択的に供
給するための、クロック信号φ１により駆動される、ト
ランスファゲート用の第４のＭＯＳトランジスタＱｅ
、及び第３のＭ ＯＳ ｌ−ランジスタのゲートに一端
が接続され、他端が前記キャパシタＣ１と共通接続され
たキャパシタＣ２を有する。
センス回路を構成する第１及び第３のＭｏＳトランジス
タＱ１及びＣ２のドレインは、ＭｏＳトランジスタ０３
〜Ｑ６からなるフリップ７０ツブの各ノードに接続され
、第１及びび第３のＭＯＳトランジスタＱ１及びＣ２の
コンダクタンスの大小によりフリップフロップのノード
のレベルを決定し、これを増幅回路を介してアドレス出
力を得るようになっている。Ｍｏ８ Ｉ−ランジスタＱ
９〜ＱＩ２は、センス時にキャパシタＣ１及びＣ２を介
して第１及び第３のＭｏＳトランジスタＱ！及びＣ２の
ゲート、即ちノード（ａ ）及び（ｂ）の電位を上昇さ
せるための回路を構成している。
タＱ１及びＣ２のドレインは、ＭｏＳトランジスタ０３
〜Ｑ６からなるフリップ７０ツブの各ノードに接続され
、第１及びび第３のＭＯＳトランジスタＱ１及びＣ２の
コンダクタンスの大小によりフリップフロップのノード
のレベルを決定し、これを増幅回路を介してアドレス出
力を得るようになっている。Ｍｏ８ Ｉ−ランジスタＱ
９〜ＱＩ２は、センス時にキャパシタＣ１及びＣ２を介
して第１及び第３のＭｏＳトランジスタＱ！及びＣ２の
ゲート、即ちノード（ａ ）及び（ｂ）の電位を上昇さ
せるための回路を構成している。
第４図は、第３図のアドレスバッファ回路の動作を説明
するためのクロック信号波形を示している。これを用い
て簡単に回路動作を説明する。なお、Ｖｃｃｌ、を電＃
ｉ電位（５Ｖ）、Ｖｓ ｓは接地電位（ＯＶ） 、アド
レス入力信号ＡＩＮは通常ＴＴＬレベルで゛Ｈ″レベル
が２．４Ｖ、“Ｌパレベルが０．８Ｖであり、基準信号
ＶＲは例えば１．６Ｖである。いまＡ、 Ｎ＝０．８Ｖ
が入力され、クロックφ１が５■からＯＶになることに
より、ＡＩＮ電位はノード（ａ ）に取り込まれる。
するためのクロック信号波形を示している。これを用い
て簡単に回路動作を説明する。なお、Ｖｃｃｌ、を電＃
ｉ電位（５Ｖ）、Ｖｓ ｓは接地電位（ＯＶ） 、アド
レス入力信号ＡＩＮは通常ＴＴＬレベルで゛Ｈ″レベル
が２．４Ｖ、“Ｌパレベルが０．８Ｖであり、基準信号
ＶＲは例えば１．６Ｖである。いまＡ、 Ｎ＝０．８Ｖ
が入力され、クロックφ１が５■からＯＶになることに
より、ＡＩＮ電位はノード（ａ ）に取り込まれる。
このとき同時にノード（ｂ）にはＶ尺＝１．６Ｖが取り
込まれる。ここでクロックφ２がＯＶから５Ｖになるこ
とにより、ノード（Ｃ）の゛電位が持上げられ、キャパ
シタＣ１及びＣ２のカップリングによりノード（ａ ＞
及び（ｂ）の電位が持ち上げられる。この時ノード（ａ
）と（ｂ）の電位差は０．８Ｖのままである。そして
ノード（ａ）。
込まれる。ここでクロックφ２がＯＶから５Ｖになるこ
とにより、ノード（Ｃ）の゛電位が持上げられ、キャパ
シタＣ１及びＣ２のカップリングによりノード（ａ ＞
及び（ｂ）の電位が持ち上げられる。この時ノード（ａ
）と（ｂ）の電位差は０．８Ｖのままである。そして
ノード（ａ）。
（ｂ）の電位差によりＭＯＳトランジスタＱ＋ と０２
のコンダクタンスに差が生じ、これによりフリップフロ
ップのノード（ｄ ）の°′Ｈ′°レベル、ノード（ｅ
）の°“Ｌ ”レベルが決定される。このレベル差は
増幅回路により増幅されてアドレス出力信号が得られる
ことになる。キャパシタＣ工及びＣ２は、ノード（ａ
）及び（ｂ）の電位を上昇させて第１及び第３のＭＯＳ
トランジスタＱ１及びＣ２のコンダクタンスを共に大き
くして、高速にセンスすることを目的として設けられて
いる。
のコンダクタンスに差が生じ、これによりフリップフロ
ップのノード（ｄ ）の°′Ｈ′°レベル、ノード（ｅ
）の°“Ｌ ”レベルが決定される。このレベル差は
増幅回路により増幅されてアドレス出力信号が得られる
ことになる。キャパシタＣ工及びＣ２は、ノード（ａ
）及び（ｂ）の電位を上昇させて第１及び第３のＭＯＳ
トランジスタＱ１及びＣ２のコンダクタンスを共に大き
くして、高速にセンスすることを目的として設けられて
いる。
ところでこの様な従来のアドレスバッファ回路では、０
，８Ｖの電位差を感知して入力の°“Ｈ”レベル、”Ｌ
’”レベルを決定しなければならない為、′Ｒ源ノイズ
により誤動作を起こす場合があり、センスマージンが小
さいという問題点がある。
，８Ｖの電位差を感知して入力の°“Ｈ”レベル、”Ｌ
’”レベルを決定しなければならない為、′Ｒ源ノイズ
により誤動作を起こす場合があり、センスマージンが小
さいという問題点がある。
（発明が解決しようとする問題点）
本発明は、上記のアドレスバッフ１回路のセンスマージ
ンが小さいという点に鑑みなされたもので、アドレスバ
ッファ回路のセンスマージンを広げ入力信号電位と基準
信号電位の微小な電位差を確実に感知する半導体集積回
路を提供することを目的とする。
ンが小さいという点に鑑みなされたもので、アドレスバ
ッファ回路のセンスマージンを広げ入力信号電位と基準
信号電位の微小な電位差を確実に感知する半導体集積回
路を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するため、入力信号電位と基準信号電位
を比較して入力信号電位が高レベルか低レベルかを決定
する半導体集積回路において、入力信号を反転させる第
１の回路の出力端を基準信号電位側と容恐結合させ、前
記第１の回路の出力電位を反転させる第２の回路の出力
端を入力信＠電位側と容日結合させるものである。
を比較して入力信号電位が高レベルか低レベルかを決定
する半導体集積回路において、入力信号を反転させる第
１の回路の出力端を基準信号電位側と容恐結合させ、前
記第１の回路の出力電位を反転させる第２の回路の出力
端を入力信＠電位側と容日結合させるものである。
（作 用）
上記手段のように、基準信号電位側のキャパシタをプル
アップするノードに入力信号電位を反転して出力する第
１の回路を接続し、入力信＠電位側のキャパシタをプル
アップするノードに第１の回路の出力を反転して出力す
る第２の回路を接続し、入力信号電位と基準信号電位を
各々別のノードでプルアップすることによりセンスマー
ジンを広げ、誤動作を起こしにくい半導体センス回路が
実現する。
アップするノードに入力信号電位を反転して出力する第
１の回路を接続し、入力信＠電位側のキャパシタをプル
アップするノードに第１の回路の出力を反転して出力す
る第２の回路を接続し、入力信号電位と基準信号電位を
各々別のノードでプルアップすることによりセンスマー
ジンを広げ、誤動作を起こしにくい半導体センス回路が
実現する。
（実施例）
以下図面を参照して、本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例のアドレスバッファ回路であ
る。基本的な構成は第３図同様である。
る。基本的な構成は第３図同様である。
従って第３図と対応する部分にはこれと同一の符号を付
してその説明を省略する。この実施例のアドレスバッフ
ァ回路ではプルアップ用のノードが従来はノード（Ｃ）
であったのに対し、基準信号電位ＶＲ（ｌｌＩＩに接続
されるキャパシタＣ２は入力信号電位ＡＩＮを反転した
ノード（ｆ）で、また入力信号電位Ａ Ｉ Ｎ側に接続
されるキャパシタＣ１はノード（「）を再度反転したノ
ード（Ｃ）で各々プルアップする点と、入力信号電位を
反転させるためにＭＯＳトランジスタＱＩＯのゲート入
力にクロック信号φ３の替りに入力信号をＡＩＮを入力
し、ノード＜ｒ＞をチャージするＭ ＯＳ ｈランラス
タＱ９のゲート入力がＶ。。に、トレイン入力がクロッ
ク信号φ２になっている点が各々変更されている。これ
により入力信号電位ＡＩＮの電位が“Ｈ”レベルの時は
ノード（［）はＯＶ、ノード（Ｃ）はクロック信号φ３
がＶｃｃであるので（ｖｃｃ Ｖｔｈ）のレベルでキ
ャパシタＣ１をプルアップする。又、入力信号ＡＩＨの
電位が” Ｌ ”レベルの時はノード（ｆ）はクロック
信号φ２がＶＣＣであるので（Ｖｃｃ Ｖｔｈ）のレ
ベルでキャパシタＣ２をプルアップし、ノード（Ｃ）は
ノード（ｆ）（−’″Ｈ１１レベル）をゲート入力して
いるＭＯＳトランジスタＱ１２によりｏ■になっている
。
してその説明を省略する。この実施例のアドレスバッフ
ァ回路ではプルアップ用のノードが従来はノード（Ｃ）
であったのに対し、基準信号電位ＶＲ（ｌｌＩＩに接続
されるキャパシタＣ２は入力信号電位ＡＩＮを反転した
ノード（ｆ）で、また入力信号電位Ａ Ｉ Ｎ側に接続
されるキャパシタＣ１はノード（「）を再度反転したノ
ード（Ｃ）で各々プルアップする点と、入力信号電位を
反転させるためにＭＯＳトランジスタＱＩＯのゲート入
力にクロック信号φ３の替りに入力信号をＡＩＮを入力
し、ノード＜ｒ＞をチャージするＭ ＯＳ ｈランラス
タＱ９のゲート入力がＶ。。に、トレイン入力がクロッ
ク信号φ２になっている点が各々変更されている。これ
により入力信号電位ＡＩＮの電位が“Ｈ”レベルの時は
ノード（［）はＯＶ、ノード（Ｃ）はクロック信号φ３
がＶｃｃであるので（ｖｃｃ Ｖｔｈ）のレベルでキ
ャパシタＣ１をプルアップする。又、入力信号ＡＩＨの
電位が” Ｌ ”レベルの時はノード（ｆ）はクロック
信号φ２がＶＣＣであるので（Ｖｃｃ Ｖｔｈ）のレ
ベルでキャパシタＣ２をプルアップし、ノード（Ｃ）は
ノード（ｆ）（−’″Ｈ１１レベル）をゲート入力して
いるＭＯＳトランジスタＱ１２によりｏ■になっている
。
以上のように入力信号Ａ＋＋Ｈの電位が″゛Ｈ°゛Ｈ°
゛レベル力信Ｗ＋Ａ＋Ｎ側のキャパシタＣ１、“Ｌ Ｉ
Ｉレベルの時は基準信号ＶＲ側のキャパシタＣ２を各々
プルアップする事により、各々第１のＭｏ８ｔ−ランジ
スタＱ＋、第３のＭｏ３ｔ−ランジスタＱ２のコンダク
タンスを選択的大きくして、高速センスし、かつセンス
マージンがひろくなる。
゛レベル力信Ｗ＋Ａ＋Ｎ側のキャパシタＣ１、“Ｌ Ｉ
Ｉレベルの時は基準信号ＶＲ側のキャパシタＣ２を各々
プルアップする事により、各々第１のＭｏ８ｔ−ランジ
スタＱ＋、第３のＭｏ３ｔ−ランジスタＱ２のコンダク
タンスを選択的大きくして、高速センスし、かつセンス
マージンがひろくなる。
第２図は本発明の別の実施例のアドレスバッファ回路で
ある。第１図と対応する部分には同一の符号を付してそ
の説明を省略する。この実施例ではノード（Ｃ）、及び
＜ｒ ＞をゲート入力としフリツプフロツプを構成する
ＭＯＳトランジスタＱＩ３及びＣ１４を有する点で第１
図のものと異なる。
ある。第１図と対応する部分には同一の符号を付してそ
の説明を省略する。この実施例ではノード（Ｃ）、及び
＜ｒ ＞をゲート入力としフリツプフロツプを構成する
ＭＯＳトランジスタＱＩ３及びＣ１４を有する点で第１
図のものと異なる。
この実施例のアドレスバッファ回路ではセンス用の第１
のＭｏＳトランジスタＱ１のゲート入力ノード（ａ ）
をドレイン、ノード（ｂ）のプルアップ用のキャパシタ
０２ゲート入力とし、ソースをＶｓｓとするノード（ａ
）のリセット用の第５のＭＯＳトランジスタＱｔ３と
第３のＭｏ８ ｈランジスタＱ２のゲート入力ノード（
ｂ）をドレイン、ノード（ａ ）のプルアップ用のキャ
パシタＣ１ゲート入力とし、ソースをＶｓｓとするノー
ド＜ｂ）のリセット用の第６のＭＯＳトランジスタＣ１
４でフリップ７０ツブを構成している。
のＭｏＳトランジスタＱ１のゲート入力ノード（ａ ）
をドレイン、ノード（ｂ）のプルアップ用のキャパシタ
０２ゲート入力とし、ソースをＶｓｓとするノード（ａ
）のリセット用の第５のＭＯＳトランジスタＱｔ３と
第３のＭｏ８ ｈランジスタＱ２のゲート入力ノード（
ｂ）をドレイン、ノード（ａ ）のプルアップ用のキャ
パシタＣ１ゲート入力とし、ソースをＶｓｓとするノー
ド＜ｂ）のリセット用の第６のＭＯＳトランジスタＣ１
４でフリップ７０ツブを構成している。
これによりこれまで入力信号電位が“Ｈ”レベルの時ノ
ード（ｂ）は約１．６■のレベルであったが、本回路を
用いるとノード（Ｃ）が゛Ｈ′ルベルとなり第６のＭｏ
ＳトランジスタＣ１４がオンしてノード（ｂ ）はｏ■
となる。又、入力信号電位が゛Ｌパレベルの時はノード
（ａ）が従来は（Ｖｃｃ Ｖｔｈ）であったが、本回
路を用いるとノード（ｒ）が“Ｈ”レベルとなり第５の
ＭＯＳトランジスタＱＩ３がオンしてノード（ａ ）は
Ｏｖとなり、ノード（ａ）、（ｂ）のＨ゛°。
ード（ｂ）は約１．６■のレベルであったが、本回路を
用いるとノード（Ｃ）が゛Ｈ′ルベルとなり第６のＭｏ
ＳトランジスタＣ１４がオンしてノード（ｂ ）はｏ■
となる。又、入力信号電位が゛Ｌパレベルの時はノード
（ａ）が従来は（Ｖｃｃ Ｖｔｈ）であったが、本回
路を用いるとノード（ｒ）が“Ｈ”レベルとなり第５の
ＭＯＳトランジスタＱＩ３がオンしてノード（ａ ）は
Ｏｖとなり、ノード（ａ）、（ｂ）のＨ゛°。
” Ｌ ”のレベルが決定する。
以上のように入力信号ＡＩＮの電位が°゛Ｈ″Ｈ″レベ
ル入力信号Ａ Ｉ Ｎ側のキャパシタＣ＋をプルアップ
し基準信号ＶＲ側のセンス用の第３のトランジスタＱ２
のゲート人力ノード（ｂ ）をＯＶとし、入力信号ＡＩ
Ｍの電位が“Ｌ ”レベルの時は基準信号ＶＲ側のキャ
パシタＣ２をプルアップし入力信号Ａ Ｉ Ｎ側のセン
ス用の第１のトランジスタＱ１のゲート入力ノード（ａ
）をＯｖとしてセンスマージンがひろくなる。
ル入力信号Ａ Ｉ Ｎ側のキャパシタＣ＋をプルアップ
し基準信号ＶＲ側のセンス用の第３のトランジスタＱ２
のゲート人力ノード（ｂ ）をＯＶとし、入力信号ＡＩ
Ｍの電位が“Ｌ ”レベルの時は基準信号ＶＲ側のキャ
パシタＣ２をプルアップし入力信号Ａ Ｉ Ｎ側のセン
ス用の第１のトランジスタＱ１のゲート入力ノード（ａ
）をＯｖとしてセンスマージンがひろくなる。
本実Ｍ例は互いに反転した電位を出力する第１の回路と
第２の回路を用いて各々基準信号電位側と入力信号電位
側のキャパシタをプルアップすることにより、センスマ
ージンを広げることができる。 従来回路法では同一ノ
ードで２ケのキャパシタをプルアップしていたので基準
信号電位１，６Ｖ、入力信号１位”Ｈ” ２．４ Ｖ、
” Ｌ ”０．８■とするとセンス感度は各々（１，６
＋α）−（２，４＋α）、（１，６＋α） −（０，８
＋α）となり±０．８Ｖ ｌ、かなかった。
第２の回路を用いて各々基準信号電位側と入力信号電位
側のキャパシタをプルアップすることにより、センスマ
ージンを広げることができる。 従来回路法では同一ノ
ードで２ケのキャパシタをプルアップしていたので基準
信号電位１，６Ｖ、入力信号１位”Ｈ” ２．４ Ｖ、
” Ｌ ”０．８■とするとセンス感度は各々（１，６
＋α）−（２，４＋α）、（１，６＋α） −（０，８
＋α）となり±０．８Ｖ ｌ、かなかった。
が本実施例回路を用いると入力信号電位Ａ Ｉ Ｎが゛
′Ｈ°°レベルのとき（１，６） −（２，４＋α）。
′Ｈ°°レベルのとき（１，６） −（２，４＋α）。
入力信号電位Ａ、Ｎが°゛Ｌ“レベルのとき（１，６＋
α） −（０，８＞となり士（０，８＋α）■になりα
分だけセンス感度が増加する（αはキャパシタとの容量
結合での増加分）。
α） −（０，８＞となり士（０，８＋α）■になりα
分だけセンス感度が増加する（αはキャパシタとの容量
結合での増加分）。
次に、本実施例によりどの程度センスマージンが広がる
かを計算で示す。第１図及び第２図の回路でノード（ａ
）の負荷容量は第５図に示すように、Ｃ’ １． Ｃ
’ ２ 、 Ｃ’ ３ 、 Ｃ’ ４ 、 Ｃ’ ｓの
５つある。タイミング■〈タイミングは第４図参照）の
とき入力信号ＡＩＮの入力がＭＯＳレベルのときＭＯＳ
トランジスタＱ７は５掻管肋作をし、ノード（ａ）の電
位はＶｃｃ Ｖｔｈ、このときの電ｖＪｆｆｉをＱ＋
とすれば Ｑｌ ＝Ｃ’ １ （Ｖｃｃ −ｖｔｈ Ｖｃ
ｃ ）十（Ｃ’ ２ ＋Ｃ’ ３ ＋Ｃ’ ４ ＋Ｃ
Ｉ ｓ ）ＩＶｃｃ−Ｖｔｈ）で表わすことができる。
かを計算で示す。第１図及び第２図の回路でノード（ａ
）の負荷容量は第５図に示すように、Ｃ’ １． Ｃ
’ ２ 、 Ｃ’ ３ 、 Ｃ’ ４ 、 Ｃ’ ｓの
５つある。タイミング■〈タイミングは第４図参照）の
とき入力信号ＡＩＮの入力がＭＯＳレベルのときＭＯＳ
トランジスタＱ７は５掻管肋作をし、ノード（ａ）の電
位はＶｃｃ Ｖｔｈ、このときの電ｖＪｆｆｉをＱ＋
とすれば Ｑｌ ＝Ｃ’ １ （Ｖｃｃ −ｖｔｈ Ｖｃ
ｃ ）十（Ｃ’ ２ ＋Ｃ’ ３ ＋Ｃ’ ４ ＋Ｃ
Ｉ ｓ ）ＩＶｃｃ−Ｖｔｈ）で表わすことができる。
タイミング■でＭＯＳトランジスタＱ７はオフして、タ
イミング■でノード（Ｃ）が Ｖｃｃ Ｖｔｈにチャージアップされノード（ａ ）
にブートストラップをかける。この時のノード（ａ）の
電位をＶ′とすると、Ｖ””（Ｖｃｃ−Ｖｔｈ）＋Δ■
で表わすことができ、この時の電荷量を Ｑｌとすると、 Ｑｌ −（Ｃ’ ｔ’＋Ｃ’ ２ ＋Ｃ’ ３ ＋Ｑ’
４ ）（Ｖｃ ｃ−Ｖｔｈ＋ΔＶ）＋ΔＣ’ ｓ電荷
Ｉ！保存の法則より ０１−０２ 又、ＴＴＬの場合も同（藁に計算すると、ＭＯＳトラン
ジスタＱ７は３極管動作をし、ノード（ａ ）の電位は
Ｖｃｃ’ となっている。
イミング■でノード（Ｃ）が Ｖｃｃ Ｖｔｈにチャージアップされノード（ａ ）
にブートストラップをかける。この時のノード（ａ）の
電位をＶ′とすると、Ｖ””（Ｖｃｃ−Ｖｔｈ）＋Δ■
で表わすことができ、この時の電荷量を Ｑｌとすると、 Ｑｌ −（Ｃ’ ｔ’＋Ｃ’ ２ ＋Ｃ’ ３ ＋Ｑ’
４ ）（Ｖｃ ｃ−Ｖｔｈ＋ΔＶ）＋ΔＣ’ ｓ電荷
Ｉ！保存の法則より ０１−０２ 又、ＴＴＬの場合も同（藁に計算すると、ＭＯＳトラン
ジスタＱ７は３極管動作をし、ノード（ａ ）の電位は
Ｖｃｃ’ となっている。
Ｑｒ ’ ＝Ｃ’ ｓ （Ｖｃｃ’ −Ｖｃｃ ）＋
（Ｃ’ ２ 十〇’ ３ ＋Ｃ’ ４ ＋Ｃ’ Ｓ
）（Ｖｃｃ’） Ｑｌ ’ −（Ｃ’ ！＋Ｃ１２＋ＣＩ ３ ＋Ｃ’
４＋Ｃ’ ５ ）（Ｖｃｃ’ ＋Δ■′ ）−Ｃ’ Ｓ
（Ｖｃ ｃ Ｖ［ｈ）Ｃ’ ！＋Ｃ’ ２ ＋Ｃ
’ ３ ＋Ｃ’ ４ ＝Ｃ’ ｓＣ’ １．０’ ２
、Ｃ’ ４がＣ’ ３ 、Ｃ’ ｓに較べ十分小さいと
仮定すれば ΔＶ＝％（Ｖｃｃ Ｖｔｈ） （３１ΔＶ’
−３Ａ （Ｖｃ ｃ Ｖｔｈ） （４１と
なり、入力信号電位がＭＯＳレベル、ＴＴＬレベルとも
カップリングによる増加分は等しい。
（Ｃ’ ２ 十〇’ ３ ＋Ｃ’ ４ ＋Ｃ’ Ｓ
）（Ｖｃｃ’） Ｑｌ ’ −（Ｃ’ ！＋Ｃ１２＋ＣＩ ３ ＋Ｃ’
４＋Ｃ’ ５ ）（Ｖｃｃ’ ＋Δ■′ ）−Ｃ’ Ｓ
（Ｖｃ ｃ Ｖ［ｈ）Ｃ’ ！＋Ｃ’ ２ ＋Ｃ
’ ３ ＋Ｃ’ ４ ＝Ｃ’ ｓＣ’ １．０’ ２
、Ｃ’ ４がＣ’ ３ 、Ｃ’ ｓに較べ十分小さいと
仮定すれば ΔＶ＝％（Ｖｃｃ Ｖｔｈ） （３１ΔＶ’
−３Ａ （Ｖｃ ｃ Ｖｔｈ） （４１と
なり、入力信号電位がＭＯＳレベル、ＴＴＬレベルとも
カップリングによる増加分は等しい。
今Ｖｃ ｃ ＝５Ｖ、Ｖｔｈ＝０．６Ｖとしテ入力信Ｍ
ＡＩＭがＦ（Ｎ 、 １１１１１のときの値を第１表
に示す。
ＡＩＭがＦ（Ｎ 、 １１１１１のときの値を第１表
に示す。
従来回路と本発明回路のセンスマージンの差を改善効果
として第２表に示す。
として第２表に示す。
第１図ではＭ Ｏ８レベル、ＴＴＬレベルで共に４．４
Ｖ、第２図Ｔ： ＋ｔ Ｍ ＯＳ Ｌ”：、 ）Ｌｉ
Ｔ” ６ 、 ＯＶ 。
Ｖ、第２図Ｔ： ＋ｔ Ｍ ＯＳ Ｌ”：、 ）Ｌｉ
Ｔ” ６ 、 ＯＶ 。
ＴＴＬレベルで６．８ｖの改善効果がある。尚、本回路
（第１図及び第２図）のＭＯＳトランジスタＱ９とＱｒ
ｏはタイミング■及び■で入力信号電位ＡＩＮが″Ｈ”
レベルのときレシオインバーターとなる。又、ＭＯＳト
ランジスタＱｔｔ とＱ１２もタイミング■で入力信号
電位Ａ１Ｎが１１１１１レベルのときレシオインバータ
ーとなる。
（第１図及び第２図）のＭＯＳトランジスタＱ９とＱｒ
ｏはタイミング■及び■で入力信号電位ＡＩＮが″Ｈ”
レベルのときレシオインバーターとなる。又、ＭＯＳト
ランジスタＱｔｔ とＱ１２もタイミング■で入力信号
電位Ａ１Ｎが１１１１１レベルのときレシオインバータ
ーとなる。
レシオ動作を行なうとパワーを増加させてしまうと言う
欠点をもっているが、これはレシオレスインバーターを
用いる事で容易に解決できる。例えば０ＭＯ８化するＴ
でレシオレスインバーターを偶成する事ができる。
欠点をもっているが、これはレシオレスインバーターを
用いる事で容易に解決できる。例えば０ＭＯ８化するＴ
でレシオレスインバーターを偶成する事ができる。
［発明の効果１
以上述べたように本発明によれば、入力信号電位と基準
信号電位を各々別のノードでプルアップすることにより
、センスマージンを広げ、入力信号電位と基準信号電位
の微小な電位差を確実に感知して、誤動作を起こしにく
い半導体センス回路が実現できる半導体集積回路を提供
することができる。
信号電位を各々別のノードでプルアップすることにより
、センスマージンを広げ、入力信号電位と基準信号電位
の微小な電位差を確実に感知して、誤動作を起こしにく
い半導体センス回路が実現できる半導体集積回路を提供
することができる。
第１図は本発明の一寅施例を示す回路図、第２図は本発
明の他の実施例を示す回路図、第３図は従来のアドレス
バッファ回路例を示す回路図、第４図は第３図の動作を
説明するための信号波形図、第５図は第１図のノード（
ａ）の負荷容量の一例を示す図である。 Ｑｌ・・・第１のＭｏＳトランジスタ（アドレス入力信
号Ａ１Ｎセンス用〉、Ｑ７・・・第２のＭＯＳトランジ
スタ（トランスファゲート用）、Ｑ２・・・第３のＭＯ
Ｓトランジスタ（１！ｌ信号ＶＲセンス用Ｑ８・・・第
４のＭＯＳトランジスタ（トランスファゲート用）、Ｃ
１，Ｃ２・・・カップリング用キャパシタ、Ｑ１３・・
・第５のＭ ＯＳ トランジスタ（ノード（ａ）リセッ
ト用）、Ｑ１４・・・第６のＭＯＳトランジスタ（ノー
ド（ｂ ）リセット用）。 出願人代理人 弁理士 鈴江武彦 第１図 第２ 図 時間 （Ｃ） 第５図
明の他の実施例を示す回路図、第３図は従来のアドレス
バッファ回路例を示す回路図、第４図は第３図の動作を
説明するための信号波形図、第５図は第１図のノード（
ａ）の負荷容量の一例を示す図である。 Ｑｌ・・・第１のＭｏＳトランジスタ（アドレス入力信
号Ａ１Ｎセンス用〉、Ｑ７・・・第２のＭＯＳトランジ
スタ（トランスファゲート用）、Ｑ２・・・第３のＭＯ
Ｓトランジスタ（１！ｌ信号ＶＲセンス用Ｑ８・・・第
４のＭＯＳトランジスタ（トランスファゲート用）、Ｃ
１，Ｃ２・・・カップリング用キャパシタ、Ｑ１３・・
・第５のＭ ＯＳ トランジスタ（ノード（ａ）リセッ
ト用）、Ｑ１４・・・第６のＭＯＳトランジスタ（ノー
ド（ｂ ）リセット用）。 出願人代理人 弁理士 鈴江武彦 第１図 第２ 図 時間 （Ｃ） 第５図
Claims (1)
- 入力信号電位と基準信号電位を比較して入力信号電位が
高レベルか低レベルかを決定する半導体集積回路におい
て、入力信号電位を反転させる第１の回路の出力端を基
準信号電位側と容量結合させ、前記第１の回路の出力電
位を反転させる第２の回路の出力端を入力信号電位側と
容量結合させることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126641A JPS62283490A (ja) | 1986-05-31 | 1986-05-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126641A JPS62283490A (ja) | 1986-05-31 | 1986-05-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62283490A true JPS62283490A (ja) | 1987-12-09 |
Family
ID=14940227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61126641A Pending JPS62283490A (ja) | 1986-05-31 | 1986-05-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62283490A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383994A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 半導体集積回路 |
-
1986
- 1986-05-31 JP JP61126641A patent/JPS62283490A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383994A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 半導体集積回路 |
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