JPS5888919A - 比較器 - Google Patents
比較器Info
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- JPS5888919A JPS5888919A JP18640181A JP18640181A JPS5888919A JP S5888919 A JPS5888919 A JP S5888919A JP 18640181 A JP18640181 A JP 18640181A JP 18640181 A JP18640181 A JP 18640181A JP S5888919 A JPS5888919 A JP S5888919A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はｃＭＯｓ （相補蓋絶１１ｒ−）電界効果トラ
ンジスタ）よりなる比較器Ｋｌｌする。
ンジスタ）よりなる比較器Ｋｌｌする。
この種の比較器は、たとえば第１図に示すように構成さ
れていた。すなわち、１１は電源ｖＤＤが接続される第
１電源端子、１２は鮪２電源端子でありて本例では接地
されており、１３は基準電圧Ｖ、が印加される基準入力
端子、１４は比較入力ｖ１が印加される比較入力端子、
１５は差動増幅回路であって、差動対をなすＮチャンネ
ルのトランジスタＴｌ ＋ ＴｌおよびＮチャンネルの
定電流源トランジスタ丁１ならびＫＰチャンネルの負荷
トランジスタＴ４１〒ｉが図示の如く接続されてなり、
１６はＣＭＯＢインノ量−タ、１１は比較出力端子であ
る。
れていた。すなわち、１１は電源ｖＤＤが接続される第
１電源端子、１２は鮪２電源端子でありて本例では接地
されており、１３は基準電圧Ｖ、が印加される基準入力
端子、１４は比較入力ｖ１が印加される比較入力端子、
１５は差動増幅回路であって、差動対をなすＮチャンネ
ルのトランジスタＴｌ ＋ ＴｌおよびＮチャンネルの
定電流源トランジスタ丁１ならびＫＰチャンネルの負荷
トランジスタＴ４１〒ｉが図示の如く接続されてなり、
１６はＣＭＯＢインノ量−タ、１１は比較出力端子であ
る。
上記比較器においては、入力比較電圧ｖＩが基準電圧ｖ
１より高いとき、トランジスタ〒３のドレインがほぼ接
地電位（＠Ｏｍレベル）Ｋ近くなるので、インバータ１
６の出力線電源電圧（１１”レベル）になる。逆に入力
比較電圧ｖ１が基準電圧ｖｌよシ低いとき、トランジス
タＴ１０ドレインがほぼ″０”レベルに近くなり、した
がつてトランジスタＴ、がオンし、そのドレインが″″
ｌ＃ｌ＃レベルので、インバータ１６の出力は＠０ルベ
ルになる。
１より高いとき、トランジスタ〒３のドレインがほぼ接
地電位（＠Ｏｍレベル）Ｋ近くなるので、インバータ１
６の出力線電源電圧（１１”レベル）になる。逆に入力
比較電圧ｖ１が基準電圧ｖｌよシ低いとき、トランジス
タＴ１０ドレインがほぼ″０”レベルに近くなり、した
がつてトランジスタＴ、がオンし、そのドレインが″″
ｌ＃ｌ＃レベルので、インバータ１６の出力は＠０ルベ
ルになる。
ところで、上記差動増幅回路１５は、基本的にアナログ
回路として動作するので、０Ｍ０８回路の特徴である低
消費電力の面を活かせない欠点があう九。また、上記差
動増幅回路１５は、使用素子の精密な設計および製造工
程管理を行なえば所望の特性１得ることが可能ではある
が、素子の変動に対する特性の変動が非常に敏感であり
、かつＬ８Ｉ（大規模集積回路）化に際してテラ！上の
占有面積が大きくなる欠点がＴｏりた。
回路として動作するので、０Ｍ０８回路の特徴である低
消費電力の面を活かせない欠点があう九。また、上記差
動増幅回路１５は、使用素子の精密な設計および製造工
程管理を行なえば所望の特性１得ることが可能ではある
が、素子の変動に対する特性の変動が非常に敏感であり
、かつＬ８Ｉ（大規模集積回路）化に際してテラ！上の
占有面積が大きくなる欠点がＴｏりた。
このような欠点を除去すべく、ダイナミック駆動型のＣ
ＭＯ８比較回路を用いることによって、低消費電力であ
って素子の設計が容易であり、ＬＳＩ化に好適な第２図
に示すような比較器が考えられている。
ＭＯ８比較回路を用いることによって、低消費電力であ
って素子の設計が容易であり、ＬＳＩ化に好適な第２図
に示すような比較器が考えられている。
すなわち、ｓｇ２図において、２１は比較回路、２１お
よびＪ ＪＦｉ２人カッアゲート、２４およびｚｓ＃′
ｉインノ肴−夕であり、それぞれＣＭＯＢよりなる。上
記ノアｌ’−ト２ｚ、ｘｓはト８アリッゾフロップ２６
を形成するように接続されており、Ｃｌ−Ｃ４はコンデ
ンサであるが、第２図の回路がＩＣ化される場合には浮
遊容量を利用してもよい。
よびＪ ＪＦｉ２人カッアゲート、２４およびｚｓ＃′
ｉインノ肴−夕であり、それぞれＣＭＯＢよりなる。上
記ノアｌ’−ト２ｚ、ｘｓはト８アリッゾフロップ２６
を形成するように接続されており、Ｃｌ−Ｃ４はコンデ
ンサであるが、第２図の回路がＩＣ化される場合には浮
遊容量を利用してもよい。
前記比較回路２１において、７１〜丁４はＮチャンネル
トランジスタ、ＴＩおよびＴ−はＰチャンネルトランジ
スタであり、このトランジスタＴ＠。
トランジスタ、ＴＩおよびＴ−はＰチャンネルトランジ
スタであり、このトランジスタＴ＠。
丁−はソースが第１電源端子３１（電源電圧ｖＤＩが印
加される）に接続され、ｆ−）がクロック入力端子３２
に接続されている。上記トランジスタＴＢ ＋ ＴＩ
Ｏ各ドレインに対応して前記トランジスタ１１９丁ｌの
ドレインが接続され、このトランジスタＴｌ ｅ Ｔｓ
Ｏ各ｙ−トは対応して基準入力端子ｓｒ（基準電圧ｖ
１が印加される）、比較入力端子Ｘａ（比較電圧ｖ１が
印加される）Ｋ接続されている。そして、上記トランジ
スタ〒１゜Ｔｓの各ソースは対応してトランジスタＴ＠
ｅＴ４のドレインのソースノ々スを介して第２電源端子
２ｇ（本例では接地されている）に接続され、仁のトラ
ンジスタＴｓ、〒４の？−）は前記クロック入力端子ｘ
ｚＫｌｉ！続されている。
加される）に接続され、ｆ−）がクロック入力端子３２
に接続されている。上記トランジスタＴＢ ＋ ＴＩ
Ｏ各ドレインに対応して前記トランジスタ１１９丁ｌの
ドレインが接続され、このトランジスタＴｌ ｅ Ｔｓ
Ｏ各ｙ−トは対応して基準入力端子ｓｒ（基準電圧ｖ
１が印加される）、比較入力端子Ｘａ（比較電圧ｖ１が
印加される）Ｋ接続されている。そして、上記トランジ
スタ〒１゜Ｔｓの各ソースは対応してトランジスタＴ＠
ｅＴ４のドレインのソースノ々スを介して第２電源端子
２ｇ（本例では接地されている）に接続され、仁のトラ
ンジスタＴｓ、〒４の？−）は前記クロック入力端子ｘ
ｚＫｌｉ！続されている。
そして、前記トランジスタ〒ｇｅＴ１のドレイン相互Ｉ
！級点（ノード）ム、トランジスタＴ＠＋ Ｔｌのドレ
イン相互接続点（ノード）Ｂ社前記プリップ７０ッｆ２
ＧのリセッＦ入力端Ｒ１セット入力端８に！続されてお
シ、この入力端８，８は対応してコンデンサＣ＊ ＊
Ｃｍ を介して接地されている。また、上記フリツｆ７
０ツブ１６の出力端ｉおよび出力端Ｑは対応してコンデ
ンサＣＢ、Ｃ４會介して接地され、出力端ｑはイン／４
−タ２４，２５ｔ−介して比較出力端子ＪＯＫＩＩ続さ
れている。
！級点（ノード）ム、トランジスタＴ＠＋ Ｔｌのドレ
イン相互接続点（ノード）Ｂ社前記プリップ７０ッｆ２
ＧのリセッＦ入力端Ｒ１セット入力端８に！続されてお
シ、この入力端８，８は対応してコンデンサＣ＊ ＊
Ｃｍ を介して接地されている。また、上記フリツｆ７
０ツブ１６の出力端ｉおよび出力端Ｑは対応してコンデ
ンサＣＢ、Ｃ４會介して接地され、出力端ｑはイン／４
−タ２４，２５ｔ−介して比較出力端子ＪＯＫＩＩ続さ
れている。
次に、上記構成における動作を第３図を参照してＩ１２
明する。クロック入力端子３２にたとえば第３図に示す
ようなりロック／譬ルスφが印加される４のとし、第３
図に示すように基準電圧ｖｌに対して比較電圧Ｖ、が高
い値から低い値へ変化した場合を考察する。
明する。クロック入力端子３２にたとえば第３図に示す
ようなりロック／譬ルスφが印加される４のとし、第３
図に示すように基準電圧ｖｌに対して比較電圧Ｖ、が高
い値から低い値へ変化した場合を考察する。
（支） クロックφが四つレベル（＠ｏ’レベル）の期
間１ 、１’においては、トランジスタＴ１．！・はオ
ン、トランジスタＴ＠ ｅ Ｔ４はオフになり、ツート
ム、ｌは電源端子３１からトランジスタＴｌ５Ｔｌ管通
じてプリチャージされて電源電圧ｖＤＤ（＠１ルベル）
Ｋｋうておシ、コンデンサＣ１＊Ｃ１は充電される。し
たがって、フリッノフロップ２６のノアｒ−トｚｚ、ｘ
ｓはそれぞれ＠０”レベルを出力し、出力端Ｑ、Ｑは第
３図に示すように“０ルベルになり、比較出力端子３０
の比較出力Ｖ。は第３図に示すように＠ｏｍレベルであ
る。
間１ 、１’においては、トランジスタＴ１．！・はオ
ン、トランジスタＴ＠ ｅ Ｔ４はオフになり、ツート
ム、ｌは電源端子３１からトランジスタＴｌ５Ｔｌ管通
じてプリチャージされて電源電圧ｖＤＤ（＠１ルベル）
Ｋｋうておシ、コンデンサＣ１＊Ｃ１は充電される。し
たがって、フリッノフロップ２６のノアｒ−トｚｚ、ｘ
ｓはそれぞれ＠０”レベルを出力し、出力端Ｑ、Ｑは第
３図に示すように“０ルベルになり、比較出力端子３０
の比較出力Ｖ。は第３図に示すように＠ｏｍレベルであ
る。
（ロ） Ｖ、 ＞ Ｖ、であってクロックφがハイレベ
ル（１１ｍレベル）の期間■においては、トランジスタ
ＴＩＬＴ−がオフ、トランジスタＴｓ ｅＴ４１１１オ
ン、トランジスタＴｌ ｍ Ｔｌはｖ、■□に応じて前
記コンデンサＣＩ＋Ｃ１（前述したように！期間に充電
されている）からの放電電流が流れる。
ル（１１ｍレベル）の期間■においては、トランジスタ
ＴＩＬＴ−がオフ、トランジスタＴｓ ｅＴ４１１１オ
ン、トランジスタＴｌ ｍ Ｔｌはｖ、■□に応じて前
記コンデンサＣＩ＋Ｃ１（前述したように！期間に充電
されている）からの放電電流が流れる。
麦お、予めトランジスタ’ｒｓ＊ Ｔ４同志、トランジ
スタｉム、〒３同志の寸法（望ましくはさらに電流の流
れる方向）を厳書に同じくするように設計しておき、さ
らにコンデンサ０１ ＃ Ｃ＠同志、コンデンサＣ１＃
Ｃ４同志の容量が厳冑に同じになるように設計しておけ
ばｖＩ ” ｖｌのとき前記ツートム、ＩＣ）放電電圧
波形は等しくなるが、上記Ｖ、 ＞ Ｖ、の条件では第
３図に示すようにノードＢがツートムよりも放電速度が
速い。このため、ノードＢの電圧がノードＡの電圧より
も早く７リツプフロツｆ２６の閾値電圧Ｖ□に達するの
で、フリッｆ７０ッｆ２６はセット入力端ｓＯ＠Ｏ’入
力によシ出力端Ｑが″ｌ”レベルになり、このため出力
端互はリセット入力端Ｒの入力（ツートムの電圧）Ｋ無
関係に″０”レベルになる。したがって、このとき比較
出力端子３゜には＠１ｍレベルの比較出力が得られる。
スタｉム、〒３同志の寸法（望ましくはさらに電流の流
れる方向）を厳書に同じくするように設計しておき、さ
らにコンデンサ０１ ＃ Ｃ＠同志、コンデンサＣ１＃
Ｃ４同志の容量が厳冑に同じになるように設計しておけ
ばｖＩ ” ｖｌのとき前記ツートム、ＩＣ）放電電圧
波形は等しくなるが、上記Ｖ、 ＞ Ｖ、の条件では第
３図に示すようにノードＢがツートムよりも放電速度が
速い。このため、ノードＢの電圧がノードＡの電圧より
も早く７リツプフロツｆ２６の閾値電圧Ｖ□に達するの
で、フリッｆ７０ッｆ２６はセット入力端ｓＯ＠Ｏ’入
力によシ出力端Ｑが″ｌ”レベルになり、このため出力
端互はリセット入力端Ｒの入力（ツートムの電圧）Ｋ無
関係に″０”レベルになる。したがって、このとき比較
出力端子３゜には＠１ｍレベルの比較出力が得られる。
（ハ） Ｖ、＜Ｖ、であってクロックφがハイレベルの
期間夏′においては、上述（ロ）のときに準じた動作が
行われるが、この場合はトランジスタ〒１の方にトラン
ジスタ〒鵞よりも大きな放電電流が流れ、ノードＡがノ
ードＢよシも放電速度が速い。
期間夏′においては、上述（ロ）のときに準じた動作が
行われるが、この場合はトランジスタ〒１の方にトラン
ジスタ〒鵞よりも大きな放電電流が流れ、ノードＡがノ
ードＢよシも放電速度が速い。
したがって、７リツグフロツｆｚｇはリセット入力端ｌ
の”０”入力により出力端ｉが”１″レベルになシ、こ
のため出力端ＱＦｉ＠０”レベルになり、比較出力端子
５ｏｐｃ＃′ｉ″″Ｏルベルの比較出力が得られる。
の”０”入力により出力端ｉが”１″レベルになシ、こ
のため出力端ＱＦｉ＠０”レベルになり、比較出力端子
５ｏｐｃ＃′ｉ″″Ｏルベルの比較出力が得られる。
上述したような第２図の比較器によれば、比較回路１１
はクロックΔルスφによりメイナ７ック駆動されるので
、電源端子３１と接地端との間に貫通電流が流れること
はなく、フリラグフロップ２６に直流電流が流れるのは
、ノードＡ、Ｂの電圧のうち放電速度の速い方の電圧が
放電開始から７リツプフロツｆＯ閾値に達するまでの僅
かの時間（第３図中）ｔＩａ ｊｔ＋ｓ）であるが、コ
ンデンサＣＩ＋Ｃ１は通常１ｐＦ＠度であって充電電荷
は少ないので、上記比較器は０Ｍ０８回路の％１１を失
なうことなく消費電力は低くて済む。
はクロックΔルスφによりメイナ７ック駆動されるので
、電源端子３１と接地端との間に貫通電流が流れること
はなく、フリラグフロップ２６に直流電流が流れるのは
、ノードＡ、Ｂの電圧のうち放電速度の速い方の電圧が
放電開始から７リツプフロツｆＯ閾値に達するまでの僅
かの時間（第３図中）ｔＩａ ｊｔ＋ｓ）であるが、コ
ンデンサＣＩ＋Ｃ１は通常１ｐＦ＠度であって充電電荷
は少ないので、上記比較器は０Ｍ０８回路の％１１を失
なうことなく消費電力は低くて済む。
しかも、前述したようにトランジスタＴ ＠ ｅ Ｔ
麿同志、トランジスタＴ＠ ＊ Ｔ４同志を等しく設計
することは、集積回路においては容易である。
麿同志、トランジスタＴ＠ ＊ Ｔ４同志を等しく設計
することは、集積回路においては容易である。
なお、上記した第２図の比較器においては、トランジス
タ〒１．ｉ重がカットオフしない範囲、つまシトランジ
メタ１１１丁茸に電流が流れる条件は、Ｎチャンネルト
ランジスタの閾値電圧をｖＴ□で表わすとｖＤＤ”’Ｖ
Ｔ□であり、換言すれば比較可能な電圧レンジはＶ□〜
ｖＴＩＮに限定される。たとえばｖ７□−１，ＯＶとす
ると、１．０Ｖ以下の電圧ではトランジスタＴ１＋ Ｔ
Ｂがオンしないため比較できない。
タ〒１．ｉ重がカットオフしない範囲、つまシトランジ
メタ１１１丁茸に電流が流れる条件は、Ｎチャンネルト
ランジスタの閾値電圧をｖＴ□で表わすとｖＤＤ”’Ｖ
Ｔ□であり、換言すれば比較可能な電圧レンジはＶ□〜
ｖＴＩＮに限定される。たとえばｖ７□−１，ＯＶとす
ると、１．０Ｖ以下の電圧ではトランジスタＴ１＋ Ｔ
Ｂがオンしないため比較できない。
本発明は上記の事情に艦みてなされたもので、比較可能
な電圧レンジがｖ０〜Ｖ？□の第１の比較器と、比較可
能な電圧レンジが（ｖＤＤ−１ｖ□、１）〜Ｏｖの第２
の比較器と１−設け、いずれか一方の比較器から正常な
比較出力管選択Ｕて導出することにより、比較可能な電
圧レンジｔＯ〜ＶＤｉｌの範囲に拡大し得る比較器を提
供するものである。
な電圧レンジがｖ０〜Ｖ？□の第１の比較器と、比較可
能な電圧レンジが（ｖＤＤ−１ｖ□、１）〜Ｏｖの第２
の比較器と１−設け、いずれか一方の比較器から正常な
比較出力管選択Ｕて導出することにより、比較可能な電
圧レンジｔＯ〜ＶＤｉｌの範囲に拡大し得る比較器を提
供するものである。
以下、図ＴｋＪｆ参照して本発明の一実施例を詳細に説
明する。
明する。
第４図において、４１は比較可能な電圧レンジがｖＤＤ
−■？□の第１の比較器であシ、第２図を参照して説明
したと同様の第１ ＯＣＭＯ８比較回路２１、第１のＲ
−８フリッグ７０ッｆｚｇ。
−■？□の第１の比較器であシ、第２図を参照して説明
したと同様の第１ ＯＣＭＯ８比較回路２１、第１のＲ
−８フリッグ７０ッｆｚｇ。
コンデンサＣ１〜Ｃ４からなる。４２は比較可能な電圧
レンジが（ｖＤＤ−１ｖ□−）〜ＧＶＯ第２の比較器で
ある。ここで、ｖ？Ｉ、はＰチャンネルトランジスタの
閾値電圧である。この第２の比較器４２は、前記第１の
ＣＭＯ８比較回路２１のＮチャンネルトランジスタＴ１
．Ｔ１をＰチャンネルトランジスタＴ１’＋ ７．／に
置換すると共に前記クロックパルスφとは逆相のりａツ
クパルスφを用いる第２のＣＭＯ８比較回路ｊ ７’と
、前記第１Ｏフリツグフロツｆ２１ｉのノアｒ−トｚｚ
、ｘｓに代えてナンドｒ −） Ｊ ！’、 ｊ ｊ’
ｌ用いた菖２０Ｂ−８７リツグフロツｆ２６′と、コン
デンサＣ１′〜Ｃ４１からなる。すなわち、上記第２０
Ｃ１＆）８比較回路２１′において、Ｔｌ’ ｅ Ｔ＠
’ ＠ Ｔ＠’ ｅ丁・′はＰチャンネルトランジスタ
であ夛、〒１’ ＃ Ｔａ’はＮチャンネルトランジス
タでＴｏ ’Ｊ 、Ｔｌ’ ＊〒・Ｉはソースが第１電
源端子３１に接続され、ｒ−）がクロツタ入力端子１２
′（クロックパルス？が印加される。）に接続されてい
る。上記トランジスタＴＩ’、Ｔ・′の各ドレインに対
応して前記トランジスタ丁１′、〒１′のソースが接続
され、このトランジスタ”１’ ｅ Ｔ＠’の各ダート
は対応して基準入力端子２１および比較入力端子２＃に
接続されている。上記トランジスタＴ１′１丁意′の各
ドレインは対応してトランジスタＴｓ’ ＋ Ｔ４’の
ドレイン・ソースイスを介して第２電源端子Ｊｇに接続
され、このトランジスタＴｓ’ ａ Ｔ４’のｒ−）は
前記り四ツク入力端子Ｊ２′に接続されている。
レンジが（ｖＤＤ−１ｖ□−）〜ＧＶＯ第２の比較器で
ある。ここで、ｖ？Ｉ、はＰチャンネルトランジスタの
閾値電圧である。この第２の比較器４２は、前記第１の
ＣＭＯ８比較回路２１のＮチャンネルトランジスタＴ１
．Ｔ１をＰチャンネルトランジスタＴ１’＋ ７．／に
置換すると共に前記クロックパルスφとは逆相のりａツ
クパルスφを用いる第２のＣＭＯ８比較回路ｊ ７’と
、前記第１Ｏフリツグフロツｆ２１ｉのノアｒ−トｚｚ
、ｘｓに代えてナンドｒ −） Ｊ ！’、 ｊ ｊ’
ｌ用いた菖２０Ｂ−８７リツグフロツｆ２６′と、コン
デンサＣ１′〜Ｃ４１からなる。すなわち、上記第２０
Ｃ１＆）８比較回路２１′において、Ｔｌ’ ｅ Ｔ＠
’ ＠ Ｔ＠’ ｅ丁・′はＰチャンネルトランジスタ
であ夛、〒１’ ＃ Ｔａ’はＮチャンネルトランジス
タでＴｏ ’Ｊ 、Ｔｌ’ ＊〒・Ｉはソースが第１電
源端子３１に接続され、ｒ−）がクロツタ入力端子１２
′（クロックパルス？が印加される。）に接続されてい
る。上記トランジスタＴＩ’、Ｔ・′の各ドレインに対
応して前記トランジスタ丁１′、〒１′のソースが接続
され、このトランジスタ”１’ ｅ Ｔ＠’の各ダート
は対応して基準入力端子２１および比較入力端子２＃に
接続されている。上記トランジスタＴ１′１丁意′の各
ドレインは対応してトランジスタＴｓ’ ＋ Ｔ４’の
ドレイン・ソースイスを介して第２電源端子Ｊｇに接続
され、このトランジスタＴｓ’ ａ Ｔ４’のｒ−）は
前記り四ツク入力端子Ｊ２′に接続されている。
そして、前記トランシス！’ｒｌ’ ｅ Ｔ＠’の各ド
レイン（ツートム′、 Ｂ′）が対応して第２ＯＲ−８
７リツプフロツｆ２６′のリセット（６）入力端および
セット（２））入力端に接続されている。
レイン（ツートム′、 Ｂ′）が対応して第２ＯＲ−８
７リツプフロツｆ２６′のリセット（６）入力端および
セット（２））入力端に接続されている。
一方、ｔＩＮｌの比較器４１の一対の出力端、つまり第
１ＯＲ−８７リツ７’７０ツｆ２６のＱ出力端およびｉ
出力端は二人力のノア？−）４Ｊの各入力端に接続され
、このノアｒ−） ４Ｊの出力端はインバータ４４およ
びアンドｒ −） ４ Ｊの一方入力端に接続されてい
る。上記インバータ４４の出力端および前記ｑ出力？！
ｎｅｔアンドダート４−の各入力端に接続でれている。
１ＯＲ−８７リツ７’７０ツｆ２６のＱ出力端およびｉ
出力端は二人力のノア？−）４Ｊの各入力端に接続され
、このノアｒ−） ４Ｊの出力端はインバータ４４およ
びアンドｒ −） ４ Ｊの一方入力端に接続されてい
る。上記インバータ４４の出力端および前記ｑ出力？！
ｎｅｔアンドダート４−の各入力端に接続でれている。
そして、前記アンドｒ−ト４５の他方入力端ＫＦｉ前記
第２の比較器４２の７リツプフロツｆ２ｒ；′のＱｍ出
力端がインバータ５０ｔ−介して接続され、上記アンド
ｒ−ト４５および４１１０各出力端はノアｆ−ト４ｒの
各入力端に接続され、このノアゲート４１の出力端はイ
ンバータ４８ｔ−介して比較出力端一７４９に接続され
ている。
第２の比較器４２の７リツプフロツｆ２ｒ；′のＱｍ出
力端がインバータ５０ｔ−介して接続され、上記アンド
ｒ−ト４５および４１１０各出力端はノアｆ−ト４ｒの
各入力端に接続され、このノアゲート４１の出力端はイ
ンバータ４８ｔ−介して比較出力端一７４９に接続され
ている。
なお、上記ノアダート４３．インバータ４４゜ア７Ｙｌ
”−ト４５．４ｇ、ノアｒ−） ４ Ｆおよびインバー
タ４８により切換選択回＠１ｉ（Ｉが形成されている。
”−ト４５．４ｇ、ノアｒ−） ４ Ｆおよびインバー
タ４８により切換選択回＠１ｉ（Ｉが形成されている。
而して、上記比較器において、第１の比較器４１の動作
は第３図を参照して前述したと同様に第５図中に示すよ
うなものとなり、ま喪第２の比較器４２は第１の比較器
４１０動作に準じて動作し、第５図中に示すようになる
。
は第３図を参照して前述したと同様に第５図中に示すよ
うなものとなり、ま喪第２の比較器４２は第１の比較器
４１０動作に準じて動作し、第５図中に示すようになる
。
ｔ＆わち、＆） ＩＯツクノ豐ルスｉがハイレベル（
＠１”レベル）の期間１ 、 Ｉ’においては、トラン
ジスタ〒、／ 、 Ｔｌ、／はオフであるが、トランジ
スタＴｓ’ ＊ Ｔ４’がオンし、コンデンサＣＢ’
＋ ＣＢ’にそれまで充電されてい友電荷は放電する。
＠１”レベル）の期間１ 、 Ｉ’においては、トラン
ジスタ〒、／ 、 Ｔｌ、／はオフであるが、トランジ
スタＴｓ’ ＊ Ｔ４’がオンし、コンデンサＣＢ’
＋ ＣＢ’にそれまで充電されてい友電荷は放電する。
し九がってこのときフリッデフロッｆ２６′の出力端Ｑ
、 ＱＩｆｉ共Ｋ ” １ ” Ｋ １ｋ −ｖ ？
イｈ。
、 ＱＩｆｉ共Ｋ ” １ ” Ｋ １ｋ −ｖ ？
イｈ。
（ロ） クロックパルスｉがローレベル（”０”レベル
）の期間１ 、 ｌ’においては、トランジスタＴ ＠
’ ＋〒・′はオン、トランジスタ〒ｓ／ 、 Ｔ４／
はオフ、トランジスタ丁、／ 、 Ｔｓｌは前記電圧Ｖ
ｌ ＃ Ｖ Ｈの大きさに対応した抵抗になっている。
）の期間１ 、 ｌ’においては、トランジスタＴ ＠
’ ＋〒・′はオン、トランジスタ〒ｓ／ 、 Ｔ４／
はオフ、トランジスタ丁、／ 、 Ｔｓｌは前記電圧Ｖ
ｌ ＃ Ｖ Ｈの大きさに対応した抵抗になっている。
したがってｖ、〈ｖｘの期間璽には、電源端子３１から
トランジスタＴ■′・Ｔ、／を経てコンデンサＣ１′に
流れる充電電流の方が、電源端子３１からトランジスタ
Ｔ・′。
トランジスタＴ■′・Ｔ、／を経てコンデンサＣ１′に
流れる充電電流の方が、電源端子３１からトランジスタ
Ｔ・′。
テｓ’ を経てコンデンサ（、／に流れる充電電流より
も大きく、ツートム′の方がノードＢ′よりも早く７リ
ツプ７０ツｆ２６′の閾値電圧Ｖ□に達し、フリップフ
ロッｆ２ｇ’ｌＪリセット入力端Ｒの″ｌ”入力により
出力端Ｑが″Ｏ’になる。
も大きく、ツートム′の方がノードＢ′よりも早く７リ
ツプ７０ツｆ２６′の閾値電圧Ｖ□に達し、フリップフ
ロッｆ２ｇ’ｌＪリセット入力端Ｒの″ｌ”入力により
出力端Ｑが″Ｏ’になる。
これに対してＶ、＞Ｖ、の期間１′には、上記と逆にコ
ンデンサＣ，１の方がコンデンサＣ１′よりも充電速度
が早くなり、ノードＢ’ｔ）方がツートム′よりも早く
フリッデフｏ ｙ ｆ ｘ ｉ’ｔ） ＩＩＩ ｌｊｌ
Ｖ□に違し、アリラグフロラ！２６′はセット入力端
一の＠ｌ”入力により出力端ｑが°Ｏ’に’＆す、出力
端Ｑは１１”の１まである。
ンデンサＣ，１の方がコンデンサＣ１′よりも充電速度
が早くなり、ノードＢ’ｔ）方がツートム′よりも早く
フリッデフｏ ｙ ｆ ｘ ｉ’ｔ） ＩＩＩ ｌｊｌ
Ｖ□に違し、アリラグフロラ！２６′はセット入力端
一の＠ｌ”入力により出力端ｑが°Ｏ’に’＆す、出力
端Ｑは１１”の１まである。
いま、Ｖｌ、Ｖ、がｖ、、、〜ｖ、、 ０場合、曽記菖
１の比較器４１はＶ□〉ｖｌのときＱ出力が＠１”ｅｖ
ｌ（ｖＩＩのときＱ出力が＠１”Ｋなる。そして、切換
選択回路５０は、上記Ｑ出力が１１”Ｏとき、ノアｒ−
）４Ｊの出力が＠０”、アンドｆｆ−ト４１Ｃ）出力が
＠０＃。
１の比較器４１はＶ□〉ｖｌのときＱ出力が＠１”ｅｖ
ｌ（ｖＩＩのときＱ出力が＠１”Ｋなる。そして、切換
選択回路５０は、上記Ｑ出力が１１”Ｏとき、ノアｒ−
）４Ｊの出力が＠０”、アンドｆｆ−ト４１Ｃ）出力が
＠０＃。
インバータ４４の出力が１１”、アンドｒ−）４１０ｍ
力が′″ｌ”、ノアダート４１の出力が＠Ｏｍ、インバ
ータ４１の出力が＠ｌ”とな９、前記ｑ出力が１１”Ｏ
ときにはノアｒ−ト４３の出力が＠０＃、インバータ４
４の出力が＠ｌ”、アンドｒ−ト４５．４ｉの出力がそ
れぞれ＠Ｏ＃、ノア？−）４ＦＯ出力が″″１＃、１＃
、インバータ４８１０′になる。すなわち、第１の比較
１７ｈ４１ｃ）Ｑ出力０”１”、１０１に応じて比較出
力端子４１０出力レベルが定置る。こＯとき、アンドダ
ート４１〇一方入力はパーク５０ｔ−経てくる出力は禁
止され石。
力が′″ｌ”、ノアダート４１の出力が＠Ｏｍ、インバ
ータ４１の出力が＠ｌ”とな９、前記ｑ出力が１１”Ｏ
ときにはノアｒ−ト４３の出力が＠０＃、インバータ４
４の出力が＠ｌ”、アンドｒ−ト４５．４ｉの出力がそ
れぞれ＠Ｏ＃、ノア？−）４ＦＯ出力が″″１＃、１＃
、インバータ４８１０′になる。すなわち、第１の比較
１７ｈ４１ｃ）Ｑ出力０”１”、１０１に応じて比較出
力端子４１０出力レベルが定置る。こＯとき、アンドダ
ート４１〇一方入力はパーク５０ｔ−経てくる出力は禁
止され石。
これに対してＶ□、ｖｌが０〜Ｖ？□の場合、たとえば
Ｖ、、、Ｗ＋１．ＯＶ＃Ｖ、ｇｎ、ｆｌＶ、−０ｖｔた
は＋〇、７Ｖの場合、第１の比較器４１のトランジスタ
Ｔ１１丁雪はカットオフし、ツートム、Ｂは″１ｍレベ
ルのままとなシ、Ｑ出力、ｑ出力とも″０”になる。
Ｖ、、、Ｗ＋１．ＯＶ＃Ｖ、ｇｎ、ｆｌＶ、−０ｖｔた
は＋〇、７Ｖの場合、第１の比較器４１のトランジスタ
Ｔ１１丁雪はカットオフし、ツートム、Ｂは″１ｍレベ
ルのままとなシ、Ｑ出力、ｑ出力とも″０”になる。
したがって、切換選択回路５０において、ノアｒ−）４
７の出力、すなわちアンドｐ−）４５の一方入力社′″
１”になるが、他方のアンドｒ −ト４ｄは禁止状態に
なる。そしてこの場合、第２の比較器４２の動作間１１
ａ Ｏ〜（Ｖ、、−ＩＶ、、、Ｉ）テＴｏ ５ テ、
そＯＱ出力ｑｖ、＞ｖ、ｏトき” ｏ ’ ＃ Ｖ １
＜ｖＢのと１１′″ｌ”となっているので、このｑ出
力がインバータ５０により反転されて上記アンドｒ −
）４１會経てさらにノアｒ−）４Ｆ、インバータ４１を
経て比較出力端子４＃に導出される。
７の出力、すなわちアンドｐ−）４５の一方入力社′″
１”になるが、他方のアンドｒ −ト４ｄは禁止状態に
なる。そしてこの場合、第２の比較器４２の動作間１１
ａ Ｏ〜（Ｖ、、−ＩＶ、、、Ｉ）テＴｏ ５ テ、
そＯＱ出力ｑｖ、＞ｖ、ｏトき” ｏ ’ ＃ Ｖ １
＜ｖＢのと１１′″ｌ”となっているので、このｑ出
力がインバータ５０により反転されて上記アンドｒ −
）４１會経てさらにノアｒ−）４Ｆ、インバータ４１を
経て比較出力端子４＃に導出される。
上述した比較器によれば、それぞれの動作間１！〇一部
が重なる２個のＣＭＤＢ比較器を用い、一方Ｏ比験器の
出力によりて正常な動作範囲で動作しているか否かを判
定し、正常ならその出力を選択し、正常でないなら他方
の比較器の出力を選択して導出するものである。したが
って、一方の動作範囲の上端から他方の動作範囲の下端
まで動作範囲を拡大する仁とができる。
が重なる２個のＣＭＤＢ比較器を用い、一方Ｏ比験器の
出力によりて正常な動作範囲で動作しているか否かを判
定し、正常ならその出力を選択し、正常でないなら他方
の比較器の出力を選択して導出するものである。したが
って、一方の動作範囲の上端から他方の動作範囲の下端
まで動作範囲を拡大する仁とができる。
なお、上述実施例においては、切換選択回路５０は、第
１０Ｒ−８７リツプフ田ツｆｘｉの２出力状！１０検出
結果に応じて出力選択を行りたが、これに代えて第２０
Ｒ−８７リツ！フロツ！２Ｃ／の２出力状態の検出結果
に応じて出力選択を行なうように回路接続を変更しても
よい。
１０Ｒ−８７リツプフ田ツｆｘｉの２出力状！１０検出
結果に応じて出力選択を行りたが、これに代えて第２０
Ｒ−８７リツ！フロツ！２Ｃ／の２出力状態の検出結果
に応じて出力選択を行なうように回路接続を変更しても
よい。
本発ＷＡは上述したように、比較可能な電圧レンジｔＩ
Ｉ地電位から電源電圧までの範囲に拡大し得る比較器を
提供できる。
Ｉ地電位から電源電圧までの範囲に拡大し得る比較器を
提供できる。
１８１図は従来の比較器を示す回路図、第２図は従来考
えられている比較器を示す回路図、謳３図は＠２図の動
作を説明するために示す波形図、第４図は本発明に係る
比較器の一爽施例會示す＠ＩＩＩ図、第５図は第４図Ｏ
動作を説明するえめに示す波形図である。 ＪＪ、ＪＪ’−・・比ｌｌ１ｌ！回路、２ ｇ 、 ｊ
＃’・Ｒ−８７リツグ７０ツグ、２９．３１・・・電
源端子、ＳＯ・・・切換選択回路、Ｔ１−丁、、〒１′
〜７．／・・・トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 １１ 第３図 ■０尤力 第２図 フ１ 第４図 第５図
えられている比較器を示す回路図、謳３図は＠２図の動
作を説明するために示す波形図、第４図は本発明に係る
比較器の一爽施例會示す＠ＩＩＩ図、第５図は第４図Ｏ
動作を説明するえめに示す波形図である。 ＪＪ、ＪＪ’−・・比ｌｌ１ｌ！回路、２ ｇ 、 ｊ
＃’・Ｒ−８７リツグ７０ツグ、２９．３１・・・電
源端子、ＳＯ・・・切換選択回路、Ｔ１−丁、、〒１′
〜７．／・・・トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 １１ 第３図 ■０尤力 第２図 フ１ 第４図 第５図
Claims (1)
- 【特許請求の範囲】 第１電源端子にそれぞれ一端が接続されたＰチャンネル
のトランジスタテＳ、〒６および第２電源端子にそれぞ
れ一端がＩＩ続されたＮチャンネルのトランジスタＴ１
＋〒４ならびに前記トランジスタＴｈｅ丁＄の各他端間
およびＴ−０〒４の各他端間にそれぞれ対応して挿入さ
れそれぞれＯダートに対応して基準電圧Ｖ、および比較
電圧ｖ０が印加されるＮチャンネルのトランジスタＴｌ
Ｉ Ｔｓ を備え、上記トランジスタＴｓ、！−＋
７１ ｅ Ｔ４０各ｒ−）にクロック／譬ルスφが印加
される第１０ ＣＭＯＩ（相補間絶縁ｆ−）電界効果ト
ランジスタ）比較回路と、この比較回路の前記トランジ
スタＴ’５Ｔｉｃ）各他端に対応して一対の入力端が接
続される第１のＲ−８フリツｆ７０ツデと、前記ＩＩＩ
電源端子にそれぞれ一端が接続され九Ｐチャンネルのト
ランジスタＴＩ’ｐ ＴＪおよび８２電榔端子にそれぞ
れ一端が接続されたＮチャンネルのトランジスタＴ ｓ
’ ｒ ７４’ならびに前記トランジスタＴ＠’ ＋
Ｔ＠’の各他端間およびＴ・′、〒４′の各他端間にそ
れぞれ対応して挿入されそれぞれの？−）に対応して前
記基準電圧ｖ１および比較電圧■１が印加されるＰチャ
ンネルのトランジスタ１１′。 〒ｓ’を備え、上記トランジスタＴｇ’ ＊ Ｔ＠’
＠ Ｔ＠’ ＊ Ｔ４’の各？−）に前記クロックパル
スφとは逆相のクロックパルス￥が印加される第２のＣ
ＭＯＢ比較回路と、この比較回路の前記トランジスタテ
１′。 〒４′の各他端に対応して一対の入力端が接続される第
２のＲ−８７リツｆ７０ツブと、この第２の７リツプ７
ｏツブの出力状態もしくは前記第１のブックｆ７０ツブ
の出力状態音検知し、その出力状ｍＫ応じて第２の７リ
ツデフロツデの出力もしくは第１のフリラグフロッグの
出力管選択して導出すゐ切換選択回路と管具備するとと
會特徴とする比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18640181A JPS5888919A (ja) | 1981-11-20 | 1981-11-20 | 比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18640181A JPS5888919A (ja) | 1981-11-20 | 1981-11-20 | 比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5888919A true JPS5888919A (ja) | 1983-05-27 |
| JPH0159773B2 JPH0159773B2 (ja) | 1989-12-19 |
Family
ID=16187756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18640181A Granted JPS5888919A (ja) | 1981-11-20 | 1981-11-20 | 比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5888919A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4536663A (en) * | 1983-07-01 | 1985-08-20 | Motorola, Inc. | Comparator circuit having full supply common mode input |
| US4755696A (en) * | 1987-06-25 | 1988-07-05 | Delco Electronics Corporation | CMOS binary threshold comparator |
| JPH05152961A (ja) * | 1991-04-09 | 1993-06-18 | Sony Tektronix Corp | アナログ・デジタル変換器の比較回路 |
| CN103023437A (zh) * | 2012-12-17 | 2013-04-03 | 清华大学深圳研究生院 | 一种新型校正失调电压的动态比较器 |
-
1981
- 1981-11-20 JP JP18640181A patent/JPS5888919A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4536663A (en) * | 1983-07-01 | 1985-08-20 | Motorola, Inc. | Comparator circuit having full supply common mode input |
| US4755696A (en) * | 1987-06-25 | 1988-07-05 | Delco Electronics Corporation | CMOS binary threshold comparator |
| JPH05152961A (ja) * | 1991-04-09 | 1993-06-18 | Sony Tektronix Corp | アナログ・デジタル変換器の比較回路 |
| CN103023437A (zh) * | 2012-12-17 | 2013-04-03 | 清华大学深圳研究生院 | 一种新型校正失调电压的动态比较器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0159773B2 (ja) | 1989-12-19 |
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