JPH0521468A - 電界効果トランジスタの製造方法 - Google Patents

電界効果トランジスタの製造方法

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JPH0521468A
JPH0521468A JP3176977A JP17697791A JPH0521468A JP H0521468 A JPH0521468 A JP H0521468A JP 3176977 A JP3176977 A JP 3176977A JP 17697791 A JP17697791 A JP 17697791A JP H0521468 A JPH0521468 A JP H0521468A
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Nobuchika Kuwata
展周 桑田
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Abstract

(57)【要約】 【目的】 ＧａＩｎＡｓ／ＧａＡｓ量子井戸構造を有す
るＦＥＴにおいて、低雑音・高速動作のＦＥＴを製造す
ること。 【構成】 ノンドープＧａＡｓ層２、不純物ドープＧａ
ＩｎＡｓ層３およびノンドープＧａＡｓキャップ層４の
積層により構成されたＧａＩｎＡｓ／ＧａＡｓ量子井戸
層の上にゲート電極１５、ソース電極およびドレイン電
極１４、１５が形成され、このＧａＩｎＡｓ／ＧａＡｓ
量子井戸層のソース領域およびドレイン領域にイオン注
入により低抵抗領域１１が形成され、不純物ドープＧａ
ＩｎＡｓ層３をチャネルとする電界効果トランジスタの
製造方法において、ノンドープＧａＡｓキャップ層４の
厚みを３０〜５０ｎｍとし、低抵抗領域１１を活性化さ
せるアニール温度をＧａＩｎＡｓ／ＧａＡｓ量子井戸が
実質的に破壊されない温度以下で、かつ、低抵抗領域１
１のシート抵抗を十分に低減させる温度以上にする。こ
のようにして作製されたＦＥＴは、ＧａＩｎＡｓ／Ｇａ
Ａｓ量子井戸および低抵抗領域１１が目的通りに機能す
るので、低雑音・高速動作を達成できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は低雑音・高速で動作し、
かつ均一性に優れた電界効果トランジスタ（ＦＥＴ）に
ついて、製造過程でかかる熱的な衝撃に対して、特性を
損なわないように工夫した電界効果トランジスタの製造
方法に関するものである。
【０００２】
【従来の技術】ＧａＩｎＡｓ／ＧａＡｓ量子井戸構造を
有し、そのＧａＩｎＡｓ層をチャネルとするＦＥＴとし
て、例えば、特開昭６３−９０８６１号、特開昭６３−
２７２０８０号、特開昭６４−２３７１号などがある。
これらのＦＥＴは、ＧａＩｎＡｓがＧａＡｓよりも高い
電子移動度を有することを利用すると共に、ＧａＩｎＡ
ｓでは良好なショットキバリアを形成できないという欠
点をＧａＡｓに置き換えることにより、高速動作を達成
している。しかし、高速性に対する社会の要求はなお強
く、かかる要求を満たすために、ＧａＩｎＡｓ／ＧａＡ
ｓ量子井戸構造を有する上述のＦＥＴのソース・ドレイ
ン領域にイオン注入により低抵抗領域を形成して寄生直
列抵抗の低減を図ったものが知られている。
【０００３】
【発明が解決しようとする課題】しかし、このようなＦ
ＥＴではＧａＩｎＡｓとＧａＡｓの格子定数の相違か
ら、低抵抗領域のアニール処理において量子井戸構造が
破壊される危険性がある。
【０００４】これに対して、IEEE Electron Device Let
ter ９巻、１９８８年、６２１〜６２３ページや、Gall
ium Arsenide and Related Compounds １９８８年 予
稿集３６５〜３７０ページ（文献Ａ）などに開示されて
いるように、ＧａＩｎＡｓ上のキャップ層を厚くする
（５００ｎｍ）ことによって、ＧａＩｎＡｓ／ＧａＡｓ
量子井戸の熱的な安定性が大幅に向上することが知られ
ている。しかしながら、ＧａＩｎＡｓ上のキャップ層を
厚くし、そのキャップ層上にそのままゲート電極を形成
すると、ｎ型ＧａＩｎＡｓチャネルの電流を十分に変調
することができず、ＦＥＴとして良好な特性が得られな
いといった不都合が生じる。かかる不都合を解消する方
法として、ゲート電極形成時に、リセスとよばれる溝を
作成し、その底部にゲート電極を形成して、チャネルと
ゲート電極の距離を短くするという方法が考えられる
が、均一な深さのリセスを形成することは技術的に難し
く、ＦＥＴの特性の均一性が損なわれる。
【０００５】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法はこのような問題点に鑑みて為された
ものであり、ノンドープＧａＡｓキャップ層の厚みを３
０〜５０ｎｍとし、低抵抗領域を活性化させるアニール
温度を前記ＧａＩｎＡｓ／ＧａＡｓ量子井戸が実質的に
破壊されない温度以下で、かつ、前記低抵抗領域のシー
ト抵抗を十分に低減させる温度以上にしたものである。
【０００６】
【作用】たとえば、図２に示すような、半絶縁性ＧａＡ
ｓ基板２１の上に形成された厚さ１０００ｎｍのアンド
ープＧａＡｓ層２３、厚さ１０ｎｍのアンドープＧａ
1-XＩｎX Ａｓ層２４（Ｘ＝０．１８）および厚さ４０
ｎｍのアンドープＧａＡｓキャップ層２５からなるＧａ
ＩｎＡｓ／ＧａＡｓ量子井戸構造２２に、アニール時の
Ａｓ抜け防止の保護膜として、プラズマＣＶＤ法により
ＳｉＮｘ膜を８０ｎｍ堆積し、８００℃〜９００℃の温
度範囲で２秒間アニールを行った。その後、温度４．２
ＫのＰＬ推定を行った結果を図３に示す。８６０℃まで
は量子井戸からの発光が見られたが、９００℃にすると
フォトルミネッセンス（ＰＬ）発光が殆ど見られず量子
井戸が完全に崩れていることが判った。このように、８
００℃以上の温度においても、量子井戸構造が保持され
ることが筆者の実験により初めて判った。
【０００７】一方、アンドープＧａ1-X ＩｎX Ａｓ層２
４に代えて、ＳｉドープのＧａ1-X ＩｎX Ａｓ層（Ｘ＝
０．１８、不純物濃度ＮD ＝４×１０18ｃｍ-3）を用
い、ソース・ドレイン領域にＳｉをイオン注入して実際
のＦＥＴ作製に用いる構造とし、８００℃〜９００℃の
温度範囲でアニールを行った。その後Ｈａｌｌ測定によ
り、そのシート抵抗を測定した。シート抵抗のアニール
温度依存性を、図４に示す。シート抵抗を２３０Ω／□
以下とすれば、ソース抵抗を十分低減させられることが
わかっている。したがって、この特性図から判断する
と、８００℃以上でアニールすればよいことになる。
【０００８】以上、２つの測定結果から、８００℃以上
８６０℃以下でアニールを行えば、ソース抵抗を十分低
減させ、かつ、ＧａＡｓ／ＧａＩｎＡｓ量子井戸構造を
保持できることがわかる。
【０００９】この例では、ＧａＡｓキャップ層５の厚さ
が４０ｎｍであるが、３０ｎｍ以上であれば、ソース抵
抗を十分低減させ、かつ、ＧａＡｓ／ＧａＩｎＡｓ量子
井戸構造を保持することができるアニール温度が存在す
ることが実験で判っている。また、ｎ型ＧａＩｎＡｓチ
ャネルの電流を十分に変調できるようにするためには、
ＧａＡｓキャップ層の厚さを５０ｎｍ以下であることが
必要である。したがって、ＧａＡｓキャップ層の厚さを
３０ｎｍ以上５０ｎｍ以下とすれば、ソース抵抗を十分
低減させ、かつ、ＧａＡｓ／ＧａＩｎＡｓ量子井戸構造
を保持することができる。
【００１０】
【実施例】図１は、本発明の一実施例を示す工程断面図
である。半導体基板として、ＧａＡｓ基板１を用い、該
ＧａＡｓ基板１上に、例えば有機金属相成長法（以下Ｏ
ＭＶＰＥ法）により、ノンドープＧａＡｓ層２（バック
グランドＰ型、ｐ＝３×１０15ｃｍ-3）を５００ｎｍエ
ピタキシャル成長させ、つぎにＳｉを均一にドープした
ｎ型Ｇａ1-x Ｉｎx Ａｓ層３（キャリア密度＝４×１０
18ｃｍ-3、Ｉｎ組成、ｘ＝０．１８）を１０ｎｍ成長さ
せる。該ｎ型Ｇａ1-x Ｉｎx Ａｓ層上にノンドープＧａ
Ａｓ層４を４０ｎｍ成長させる（図６（ａ）参照）。
【００１１】このような構造のエピタキシャルウエハを
用いて、まずメサエッチングを硫酸系エッチング液を用
いて、３００ｎｍ行う（図６（ｂ）参照）。次にウエハ
全面に、プラズマＣＶＤ法により、ＳｉＮｘ膜５を形成
する（図６（ｃ）参照）。引き続いてレジスト６、Ｓｉ
Ｏ2 ７、レジスト８よりなる３層レジスト構造を形成
し、上層レジスト８のレジストパターンを形成する（図
６（ｄ）参照）。次にＳｉＯ2 膜７をＣＦ4 とＨ2 の混
合ガスを用いて、ドライエッチングを行い、さらに下層
のレジスト５をＯ2 ガスによりエッチングし、Ｔ字型の
ダミーゲート９を形成する。このＴ字型のダミーゲート
をマスクとしてＳｉのイオン注入１０を行い、ｎ型の低
抵抗領域１１を形成する（図６（ｅ）参照）。続いてス
パッタ法によりＳｉＯ2 １２を堆積後（図６（ｆ）参
照）、緩衡フッ酸溶液でＳｉＯ2 １２の一部をエッチン
グし、アセトンによりダミーゲートを除去して、ＳｉＯ
2 よりなる開口部１３を形成する（図６（ｇ）参照）。
続いてイオン注入したＳｉを活性化させるために、８６
０℃、２秒間、アニールを行う。この時、ノンドープＧ
ａＡｓ層２ｎ型Ｇａ1-x Ｉｎx Ａｓ層３およびノンドー
プＧａＡｓ層４によるＧａＡｓ／ＧａＩｎＡｓ量子井戸
構造は前述したように保持されている。最後にオーミッ
ク電極１４、ゲート電極１５を形成し、ＦＥＴを得る
（図６（ｈ）参照）。
【００１２】
【発明の効果】以上説明したように、本発明の電界効果
トランジスタの製造方法によれば、ソース抵抗を十分に
低減させ、かつＧａＩｎＡｓ／ＧａＡｓ量子井戸構造を
損なわずにＦＥＴを均一に作製できる。そのため、本発
明により製造されたＦＥＴは、超高速、低雑音素子とし
て利用すると効果的である。
【図面の簡単な説明】
【図１】本発明の製造方法の一実施例を示す工程断面
図。
【図２】アンドープＧａＩｎＡｓ／ＧａＡｓ量子井戸構
造の一例を示す断面図。
【図３】そのＧａＩｎＡｓ／ＧａＡｓ量子井戸構造をア
ニールしたときのＰＬ発光を示す温度別の波長−ＰＬ強
度特性図。
【図４】図２のアンドープＧａＩｎＡｓ層をＳｉドープ
のＧａＩｎＡｓ層に置換してアニールしたときのシート
抵抗の温度特性図。
【符号の説明】
１…半絶縁性ＧａＡｓ基板 ２…ノンドープＧａＡｓ層 ３…ｎ型Ｇａ1-x Ｉｎx Ａｓ層 ４…ノンドープＧａＡｓ層 １１…低抵抗領域 １４…オーミック電極 １５…ゲート電極

Claims (1)

  1. 【特許請求の範囲】 【請求項１】 ノンドープＧａＡｓ層、不純物ドープＧ
    ａＩｎＡｓ層およびノンドープＧａＡｓキャップ層の積
    層により構成されたＧａＩｎＡｓ／ＧａＡｓ量子井戸層
    の上にゲート電極、ソース電極およびドレイン電極が形
    成され、このＧａＩｎＡｓ／ＧａＡｓ量子井戸層のソー
    ス領域およびドレイン領域にイオン注入により低抵抗領
    域が形成され、前記不純物ドープＧａＩｎＡｓ層をチャ
    ネルとする電界効果トランジスタの製造方法において、
    ノンドープＧａＡｓキャップ層の厚みを３０〜５０ｎｍ
    とし、前記低抵抗領域を活性化させるアニール温度を前
    記ＧａＩｎＡｓ／ＧａＡｓ量子井戸が実質的に破壊され
    ない温度以下で、かつ、前記低抵抗領域のシート抵抗を
    十分に低減させる温度以上にすることを特徴とする電界
    効果トランジスタの製造方法。
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