JPS6228621B2 - - Google Patents
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- Publication number
- JPS6228621B2 JPS6228621B2 JP56057662A JP5766281A JPS6228621B2 JP S6228621 B2 JPS6228621 B2 JP S6228621B2 JP 56057662 A JP56057662 A JP 56057662A JP 5766281 A JP5766281 A JP 5766281A JP S6228621 B2 JPS6228621 B2 JP S6228621B2
- Authority
- JP
- Japan
- Prior art keywords
- synchronization pattern
- synchronization
- pattern
- circuit
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、同期回路に係り、特に同期パターン
の挿入されたPCM信号から、短時間でフレーム
同期をとる同期回路に関する。
の挿入されたPCM信号から、短時間でフレーム
同期をとる同期回路に関する。
従来、PCM２４Ｂ等の同期回路には１ビツト
シフト方式がある。この１ビツトシフト方式は、
１つのパターン検出回路を有する。このパターン
検出回路は同期パターンのビツト数と同数のシフ
トレジスタとこのシフトレジスタからの並列信号
が所定のパターンであることを検出するAND回
路から構成され、１フレームごとのクロツクによ
り所定の位相のビツトが順次入力される。同期回
路ではこのパターン検出回路で同期パターンが検
出されなくなると、このクロツクを作成している
クロツク回路を駆動している基本信号パルスを１
本ひきぬいて、１ビツト分だけクロツク回路出力
位相を遅らせ、これを続けて、同期パターンの周
期ごとに同期パターンが検出される位相までクロ
ツクの位相がシフトしたときに、同期状態となり
シフトを停止するという制御が行われる。このよ
うな１ビツトシフト方式では同期引き込みに要す
る時間が長くなるという欠点があつた。
シフト方式がある。この１ビツトシフト方式は、
１つのパターン検出回路を有する。このパターン
検出回路は同期パターンのビツト数と同数のシフ
トレジスタとこのシフトレジスタからの並列信号
が所定のパターンであることを検出するAND回
路から構成され、１フレームごとのクロツクによ
り所定の位相のビツトが順次入力される。同期回
路ではこのパターン検出回路で同期パターンが検
出されなくなると、このクロツクを作成している
クロツク回路を駆動している基本信号パルスを１
本ひきぬいて、１ビツト分だけクロツク回路出力
位相を遅らせ、これを続けて、同期パターンの周
期ごとに同期パターンが検出される位相までクロ
ツクの位相がシフトしたときに、同期状態となり
シフトを停止するという制御が行われる。このよ
うな１ビツトシフト方式では同期引き込みに要す
る時間が長くなるという欠点があつた。
本発明の目的は、同期パターンを含む情報パル
ス列を並列に変換する直並列変換手段を設け、
個々の情報パルスが同期パターンであるか否かを
検知することにより同期復帰時間を小さくするこ
とのできる同期方式を提供するにある。
ス列を並列に変換する直並列変換手段を設け、
個々の情報パルスが同期パターンであるか否かを
検知することにより同期復帰時間を小さくするこ
とのできる同期方式を提供するにある。
上記目的を達成するために本発明は複数ビツト
の同期パターンが所定ビツトおきに１ビツトずつ
含まれる時系列情報パルス信号を複数の並列の位
相信号系列に変換する直並列変換手段と、該直並
列変換手段からの該複数の位相信号系列が、該同
期パターンとなつているか否かを判定する複数の
同期パターン検出手段とを有し、いずれの位相信
号系列から同期パターン周期ごとに同期パターン
が検出されるかを監視することによりフレーム同
期を確立するものである。
の同期パターンが所定ビツトおきに１ビツトずつ
含まれる時系列情報パルス信号を複数の並列の位
相信号系列に変換する直並列変換手段と、該直並
列変換手段からの該複数の位相信号系列が、該同
期パターンとなつているか否かを判定する複数の
同期パターン検出手段とを有し、いずれの位相信
号系列から同期パターン周期ごとに同期パターン
が検出されるかを監視することによりフレーム同
期を確立するものである。
以下、本発明の具体的実施例について図面と共
に説明する。本実施例では、PCM２４Ｂの同期
回路で説明する。PCM２４Ｂのフレーム構成は
１ビツトシフト飛び越し方式であつて、PCM２
４Ｂの同期パターンである例えば100011011100な
る12ビツトの同期パターンが、入力PCM信号中
に193ビツトおきに１ビツトずつ順番に挿入され
ている。１は、193ビツトシリアルパラレル変換
回路である。端子２へ入来したPCM信号はシフ
トレジスタで構成された193ビツトシリアルパラ
レル変換回路１へ供給される。シリアルパラレル
変換回路１は193ビツトごとにシリアルパラレル
変換される。このパラレルに変換された位相信号
系列にφ１〜φ193という名称をつけると、位相
信号系列φ１〜φ193のいずれか１つは同期パタ
ーンとして挿入した100011011100の12ビツトの繰
り返しとなる。これらの位相信号系列は、それぞ
れ193個の従来と同様の同期パターン検出回路３
へ、193ビツトごとにそれぞれ１ビツトずつ供給
される。同期パターン検出回路３では１ビツト入
力するごとに過去に入力した12ビツトが同期パタ
ーンと一致するか否かを比較検査する。
に説明する。本実施例では、PCM２４Ｂの同期
回路で説明する。PCM２４Ｂのフレーム構成は
１ビツトシフト飛び越し方式であつて、PCM２
４Ｂの同期パターンである例えば100011011100な
る12ビツトの同期パターンが、入力PCM信号中
に193ビツトおきに１ビツトずつ順番に挿入され
ている。１は、193ビツトシリアルパラレル変換
回路である。端子２へ入来したPCM信号はシフ
トレジスタで構成された193ビツトシリアルパラ
レル変換回路１へ供給される。シリアルパラレル
変換回路１は193ビツトごとにシリアルパラレル
変換される。このパラレルに変換された位相信号
系列にφ１〜φ193という名称をつけると、位相
信号系列φ１〜φ193のいずれか１つは同期パタ
ーンとして挿入した100011011100の12ビツトの繰
り返しとなる。これらの位相信号系列は、それぞ
れ193個の従来と同様の同期パターン検出回路３
へ、193ビツトごとにそれぞれ１ビツトずつ供給
される。同期パターン検出回路３では１ビツト入
力するごとに過去に入力した12ビツトが同期パタ
ーンと一致するか否かを比較検査する。
比較により一致したときパターン検出回路３か
ら監視回路４へ検出信号が出力される。監視回路
４は、この検出信号がどのパターン検出回路３か
ら最初に出力されたかを監視する手段と、そのパ
ターン検出回路以外からの検出信号を無視する手
段からなり、最初に同期パターンが検出された位
相を同期パターン挿入位置と見做し、従来と同様
にこの位相から同期パターンの周期ごとに同期パ
ターンが検出されるか判断し、そうでなければ、
そのときから最初に同期パターンが検出される位
相を同期パターン挿入位置と見做し、これを同期
パターンの周期ごとに常に同期パターンが検出さ
れる位相が見つかるまで繰り返す。
ら監視回路４へ検出信号が出力される。監視回路
４は、この検出信号がどのパターン検出回路３か
ら最初に出力されたかを監視する手段と、そのパ
ターン検出回路以外からの検出信号を無視する手
段からなり、最初に同期パターンが検出された位
相を同期パターン挿入位置と見做し、従来と同様
にこの位相から同期パターンの周期ごとに同期パ
ターンが検出されるか判断し、そうでなければ、
そのときから最初に同期パターンが検出される位
相を同期パターン挿入位置と見做し、これを同期
パターンの周期ごとに常に同期パターンが検出さ
れる位相が見つかるまで繰り返す。
このように、一度フレーム同期に失敗しても、
全ての位相信号系列を監視しているため、次の同
期パターン周期内で必ずフレームパターンがいず
れかの位相で検出される。よつて、従来の１ビツ
トずつシフトする方式に比べて同期引き込み時間
が極めて短いという効果が得られる。
全ての位相信号系列を監視しているため、次の同
期パターン周期内で必ずフレームパターンがいず
れかの位相で検出される。よつて、従来の１ビツ
トずつシフトする方式に比べて同期引き込み時間
が極めて短いという効果が得られる。
図は本発明の同期回路の１実施例の図である。
１……シリアルパラレル変換回路、２……
PCM入力端子、３……パターン検出回路、４…
…監視回路。
PCM入力端子、３……パターン検出回路、４…
…監視回路。
Claims (1)
- １ 複数ビツトの同期パターンが所定ビツトおき
に１ビツトずつ含まれる時系列情報パルス信号を
複数の並列の位相信号系列に変換する直並列変換
手段と、該直並列変換手段からの該複数の位相信
号系列が、該同期パターンとなつているか否かを
判定する複数の同期パターン検出手段とを有し、
いずれの位相信号系列から同期パターン周期ごと
に同期パターンが検出されるかを監視することに
よりフレーム同期を確立することを特徴とする同
期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56057662A JPS57171862A (en) | 1981-04-16 | 1981-04-16 | Synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56057662A JPS57171862A (en) | 1981-04-16 | 1981-04-16 | Synchronizing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57171862A JPS57171862A (en) | 1982-10-22 |
| JPS6228621B2 true JPS6228621B2 (ja) | 1987-06-22 |
Family
ID=13062107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56057662A Granted JPS57171862A (en) | 1981-04-16 | 1981-04-16 | Synchronizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57171862A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010168176A (ja) * | 2009-01-23 | 2010-08-05 | Ricoh Co Ltd | シート積載トレイ、スタック装置及び画像形成装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60213149A (ja) * | 1984-04-06 | 1985-10-25 | Nec Corp | 同期回路 |
| EP0348174A3 (en) * | 1988-06-23 | 1991-05-22 | Bio-Rad Laboratories, Inc. | Sperm antibody test |
-
1981
- 1981-04-16 JP JP56057662A patent/JPS57171862A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010168176A (ja) * | 2009-01-23 | 2010-08-05 | Ricoh Co Ltd | シート積載トレイ、スタック装置及び画像形成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57171862A (en) | 1982-10-22 |
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